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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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rqqt
5年前发布
13次阅读
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FPGA用Avalon传输数据到NIOS中，数据传输不过去
现在的情况是，在nios软核这边能从地址中用IODR数据出来，但是这个数据不是正确的数据， 接收到的数据为-662623211这样的数，而我硬件部分寄存器中给的是32’h000000ff。 有没有大佬知道是啥问题啊，我搞了三天了，怎么弄都是这个问题。
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Mr_taotie
3年前更新
13次阅读
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中科大FPGA OL应用：数据选择器、跑马灯
1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...
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wanakaka
4年前发布
12次阅读
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FPGA入门-数字电路基础知识组合逻辑电路
数字电路基础知识——组合逻辑电路（数据选择器MUX、也即多路复用器）本次介绍数据选择器的相关知识，数据选择器在电路设计中尤...
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Poison
4年前更新
11次阅读
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Constraint I/O Delay
About Constraining I/O Delay
为了精确对外部时序进行建模，必须要给出input和output端口的时序信息。因为Vivado仅能给出FPGA内部的时序信息，所以工程师需要用以下命令具体指出FPGA外部的时序延迟信息。
• set_input_delay
• set_output_delay
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popomao
3年前更新
11次阅读
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关于FPGA CPU设计的一些心得体会
最近在设计cpu，是基于mips32指令的体系。设计的很头疼，但是花了时间后发现其实还是蛮有趣的，而且还有一些技巧在里面，今天我就分享出来。1.首先要把CPU放到最大化角度来看待这个问题:2.0版本中,CPU可以用更小、更轻量级的方式去处理它们之间的关系;3.1版本...
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weakish
3年前更新
10次阅读
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FPGA：逻辑代数的基本公式和规则
文章目录 逻辑代数的基本公式 基本公式 常用公式 示例 逻辑代数的基本规则 代入规则 反演规则 对偶规则
逻辑代数的基本公式
基本...
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jenmyliu
4年前更新
9次阅读
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FPGA学习-从D触发器的角度说明建立和保持时间
从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，...
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littleLyon
4年前更新
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滤波器的功能和分类
滤波器是一种选频装置，可以使信号中特定的频率成分通过，而极大地衰减其它频率成分。在测试装置中，利用滤波器的这种选频作用，可以滤除干扰噪声或进行频谱分析。
广义地讲，任何一种信息传输的通道（媒质）都可视为是一种滤波器。因为，任何装置的响应特性...
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Cryingcat
3年前更新
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Fsm 有限状态机 实现串口
Fsm serial
在许多（较早的）串行通信协议中，每个数据字节都与一个起始位和一个停止位一起发送，以帮助接收器从比特流中划定字...
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ICer_liu
38天前发布
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请教一下FPGA固化bitfile问题
软件环境：Vivado&Vitis 2022.1硬件环境：自己做的板子，XC7Z200T，BOOT模式通过上下拉被固定为QSPI模式；问题：现在需要固...
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sigstar
3年前更新
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FPGA：逻辑函数的代数法化简
文章目录 逻辑函数的最简形式 逻辑函数的代数化简法 并项法 吸收法 消去法 配项法 示例1 示例2
逻辑函数的最简形式
1．化简逻辑...
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yinhk
4年前发布
7次阅读
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FPGA开发 TCL 常用命令
pwd获取当前目录cd进入目录glob 返回模式匹配的文件名， 经常用来列目录。用法示例
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luozz
3年前更新
6次阅读
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FPGA自动仿真的tcl脚本分享
quit -sim
.main clear
vlib work
vlog ./tb_fsm.v //仿真文件名
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Lanneret36
3年前发布
5次阅读
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ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件
ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件，不知怎么回事？
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FPGA常见问题
FPGA常见问题，如仿真，时序，设计思路等。
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