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FPGA CPLD
FPGA常见问题
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FPGA常见问题,如仿真,时序,设计思路等。
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comehope
4年前更新
17次阅读
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FPGA 基本模块的主要功能
1.可编程输入/输出单元(I/O 单元)
FPGA 的 I/O 单元被划分为若干个组(Bank),每个 Bank 的接口标准由其接口电压 VCCO 决定...
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小南鲸
2年前更新
17次阅读
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提问
接口转换 将sramif模块中的bankA和bankB转换为AXI-Stream接口,应当如何解决这个问题?(求助大佬)
module sramif #(
聽 聽 聽parameter integer NUM_CPUS = 1,
聽 聽 聽parameter integer AXI_SRAM_ID = 12
)(
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chipdebug
4年前发布
16次阅读
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FPGA 产生伪随机数(LFSR)的verilog代码
挺简单的一段代码,来自Altera(现在的Intel PSG),不过这个离散程度无法确认。// Copyright 2007 Altera Corporation. All rights reserved.
// Altera products are protected under numerous U.S. and foreign patents,
// maskwork rights, copyrights an...
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ICer_liu
2个月前发布
16次阅读
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请教一下FPGA固化bitfile问题
软件环境:Vivado&Vitis 2022.1硬件环境:自己做的板子,XC7Z200T,BOOT模式通过上下拉被固定为QSPI模式;问题:现在需要固...
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hongting
4年前更新
15次阅读
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FPGA 中的 Noc
FPGA基本盘一直是通信设备、音视频解码、加密协议、信号处理、汽车军工石油等高利润领域,但是这使得它无法大量普及,需要找更大的市场。
于是,首先需要降低开发难度。于是,xilinx推出统一开发平台,希望大家都能使用FPGA是解决并行运算的问...
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luozz
3年前更新
15次阅读
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FPGA自动仿真的tcl脚本分享
quit -sim
.main clear
vlib work
vlog ./tb_fsm.v //仿真文件名
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wanakaka
4年前发布
14次阅读
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FPGA学习-FPGA中逻辑复制
在FPGA设计中经常使用到逻辑复制,逻辑复制也用在很多场合。1. 信号驱动级数非常大,扇出很大,需要增加驱动力 逻辑复制...
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hongting
4年前更新
14次阅读
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verilog中的 & 运算符作为单目运算符时使用
module test( input [2:0] a, output[2:0] b ); assign b = &a;
endmodule 在上述代码中assign b = &a实际上等效于...
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rqqt
5年前发布
13次阅读
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FPGA用Avalon传输数据到NIOS中,数据传输不过去
现在的情况是,在nios软核这边能从地址中用IODR数据出来,但是这个数据不是正确的数据, 接收到的数据为-662623211这样的数,而我硬件部分寄存器中给的是32’h000000ff。 有没有大佬知道是啥问题啊,我搞了三天了,怎么弄都是这个问题。
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Cryingcat
3年前更新
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Fsm 有限状态机 实现串口
Fsm serial
在许多(较早的)串行通信协议中,每个数据字节都与一个起始位和一个停止位一起发送,以帮助接收器从比特流中划定字...
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Lanneret36
3年前发布
13次阅读
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ISE开发FPGA时以原理图为顶层设计,突然间打不开顶层文件
ISE开发FPGA时以原理图为顶层设计,突然间打不开顶层文件,不知怎么回事?
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jenmyliu
4年前更新
12次阅读
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FPGA学习-从D触发器的角度说明建立和保持时间
从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号,...
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popomao
3年前更新
12次阅读
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关于FPGA CPU设计的一些心得体会
最近在设计cpu,是基于mips32指令的体系。设计的很头疼,但是花了时间后发现其实还是蛮有趣的,而且还有一些技巧在里面,今天我就分享出来。1.首先要把CPU放到最大化角度来看待这个问题:2.0版本中,CPU可以用更小、更轻量级的方式去处理它们之间的关系;3.1版本...
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yinhk
4年前发布
7次阅读
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FPGA开发 TCL 常用命令
pwd获取当前目录cd进入目录glob 返回模式匹配的文件名, 经常用来列目录。用法示例
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beiying002
14天前发布
5次阅读
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synopsys vip uart 如何使用?
哪位大佬知道S家的vip如何使用?
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FPGA常见问题
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