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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Poison
3年前更新
162次阅读
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AXI-Stream代码测试（alexforencich）
导言之前给大家介绍过alex的开源项目，现在开始陆续出教程，本期主要介绍最常见的AXIS，关于AXI-Stream的概念性教程。AXIS异步FI...
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Poison
3年前更新
38次阅读
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AXI4/AXI5-Stream协议介绍
AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...
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Poison
3年前更新
546次阅读
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FPGA/IC优质开源项目（三）AXI
浠婂ぉ涓昏浠嬬粛AXI鐨勫紑婧愰」鐩?1Alexforencich鐨凙XI
浠嬬粛
涓昏鍖呭惈AXI-lite锛孉XI锛屽寘鍚玞rossbar浠ュ強interconnect绛夛紝瀹屾垚搴﹂潪甯搁珮锛岃瑷€涓篤erilog銆備富瑕佹枃浠朵互鍙婁粨搴撳湴鍧€濡備笅锛?rtl/arbiter.v聽聽聽聽聽聽聽...
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3年前更新
172次阅读
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Windows Subsystem for Linux运行Ubuntu并安装Synopsys软件
Windows Subsystem for Linux运行EDA软件
导言
大家用什么方式来运行Linux？安装各种EDA安装包呢？常见的可能是双系统、虚拟机、...
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Poison
3年前更新
20次阅读
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AXI4/AXI5-Stream协议介绍
AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...
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Poison
3年前更新
27次阅读
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FPGA/IC优质开源项目（七）综合
导言
开源项目推荐已经有六期了，已经发了AXI，PCIe，以太网，低速接口等等，大家可以从往期文章阅读。本期主要带来VHDL的开源项...
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Poison
3年前更新
73次阅读
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AXI4/AXI5-Stream协议介绍
AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...
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Poison
3年前更新
106次阅读
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【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence
用于介绍UVM入门的最佳用书，形象介绍了UVM必要的组件，并结合简单的实验进行实现。非常基础，适合没有UVM基础的人快速入门从UVM...
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3年前更新
812次阅读
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如何通过makefile实现Vivado自动化编译
导言
今天主要介绍通过配置Cygwin（在win环境执行makefile）和Vscode中实现Vivado从建立工程，综合，实现，生成bit，下载等一系...
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2年前更新
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【手把手系列】：芯片设计中的Makefile简明教程
Makefile可以做什么？ Makefile可以根据指定的依赖规则和文件是否有修改来执行命令。常用来编译软件源代码，只需要重新编译修改过的文件，使得编译速度大大加快。 Makefile的基本格式 目标：依赖命令 目标是要生成的结果，依赖是生成结果需要的源文...
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2年前更新
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跨时钟域的几种基本处理方法
导言在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。什么是...
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3年前更新
45次阅读
关注
如何设计逐次逼近型ADC驱动电路
文章来自德州仪器官网
作者：Jenson Fang
逐次逼近型（SAR）ADC是在在工业，汽车，通讯行业中应用最广泛的ADC之一，例如电机电流...
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Poison
3年前更新
440次阅读
关注
FPGA/IC优质开源项目（六）PCIe
LitePCIe
LitePCIe 提供小尺寸和可配置的 PCIe 内核。（非Verilog代码，是个库，想了解的可以稍微了解一下）
LitePCIe 是 LiteX 库的一部分，其目标是通过提供当今 SoC 中使用的组件（如以太网、SATA、PCIe、SDRAM 控制器...）
使用 Migen 描述 HDL 允许内核...
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3年前更新
89次阅读
关注
FPGA/IC优质开源项目（五）CPU
本期开源项目主要为一些处理器，里面有相当的项目代码值得参考。ZipCPUZip CPU 是一种体积小、重量轻的 RISC CPU,具体设计目标包括：32 位。所有寄存器、地址和指令的长度都是 32 位。虽然字节大小本身曾经是 32 位，但 CPU 现在像所有其他 CPU 一样处理 8 ...
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Poison
2年前更新
52次阅读
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AXI4协议逻辑规范以及BUG处理
1AXI 握手协议规范以及BUG处理简介列举AXI应该遵循的逻辑规范以及一些逻辑BUG，即使是赛林丝官方的代码也要注意。规则AXI所需要...
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Poison
3年前更新
70次阅读
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集成电路设计基础时序电路篇（一）
导言：
今天开个专题：CMOS VLSI Design，关于IC设计的书，之前推荐大家看过，我猜测很多人英文都很难看下去，所以花点时间翻译...
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3年前更新
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MIPI CSI-2 V4.0最新标准！
导言：
CSI-2 Version4.0发布，此次更新幅度比较大，值得一谈，官网上有如下描述：
Major Update to MIPI CSI-2 Camera Specification Enables Next Generation of Always On, Low Power, Machine Vision Applications.
1主要更新：
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Poison
3年前更新
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FPGA复位信号设计讨论
复位概述复位作为电子系统中最常见的信号同时也是最重要的信号，它对工程师整体的设计表现有着极大的影响。复位信号可能深刻影响...
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3年前更新
264次阅读
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FPGA/IC优质开源项目（一）
1FPGA/IC优质开源项目（一） Alexforencich系列
Verilog Ethernet Components
介绍
这个项目早在2021年就推荐过，只是当时简略的...
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Poison
3年前更新
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Constraint I/O Delay
About Constraining I/O Delay
为了精确对外部时序进行建模，必须要给出input和output端口的时序信息。因为Vivado仅能给出FPGA内部的时序信息，所以工程师需要用以下命令具体指出FPGA外部的时序延迟信息。
• set_input_delay
• set_output_delay
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Poison
3年前更新
15次阅读
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High Speed Serdes 技术概述（三）
1.3.4 差动驱动器
差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些...
+5
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Poison
3年前更新
12次阅读
关注
PCIe配置概述（二）
拓展配置空间
在阅读如下讨论时，请参阅图3-3。当PCIe被引入的时候，起初的256byte空间没有足够的区域去容纳所需要新的功能。所...
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3年前更新
52次阅读
关注
High Speed Serdes 技术概述（三）
1.3.4 差动驱动器
差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些...
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3年前更新
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Riffa PCIe核简单应用综合和报错处理
导言
之前发过riffa的PCIe核，很多朋友反应不会综合，或者出现很多报错，常见的报错就是无法处理，这里出一个简单的教程教大家怎...
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3年前更新
105次阅读
关注
High Speed Serdes 技术概述（二）
1.3 高速Serdes
高速串行器/解串器（HSS）设备是速度为2.5Gbps及以上的I/O接口的主要实现方式。这种设备与源同步接口的区别在于...
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3年前更新
120次阅读
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High Speed Serdes 技术概述（一）
导言：简单介绍一下Serdes的基本概念和技术，希望能够让大家对Serdes有个相对宏观的技术概念。串行器/解串器（Serdes）目前在高...
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3年前更新
213次阅读
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MIPI A-PHY℠简介
导言：想要了解未来工业技术某个具体领域的发展方向，追踪一些标准委员会发布的标准或者一些上游芯片企业发布的产品是非常好的方...
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Poison
3年前更新
39次阅读
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LVDS SerDes 设计
LVDS概述
LVDS (Low Voltage Differential Signaling）是一种小振幅差分信号技术，它使用非常低的幅度信号 (250mV~450mv）通过...
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Poison
3年前更新
240次阅读
关注
Verilog非阻塞赋值添加#1延迟设计讨论
导言：
在进入文章前，先看一段代码如下，这段代码是上次发的IIC的IP核中的一段。
// generate clk enable signal
always @(posedge clk or negedge nReset)
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3年前更新
14次阅读
关注
LDO需要关注的重要指标
以下内容来自：ADI智库
LDO 有哪些关键指标，其定义是什么？
输入电压范围：
LDO 的输入电压范围决定了最低的可用输入电源电压。指标可能 提供宽的输入电压范围，但最低输入电压必须超过压降加上想要的输出电压值。例如， 150mV 的压降对于稳定的 2.8V 输出来...
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