FPGA常见问题社区-FPGA常见问题版块-FPGA CPLD-ChipDebug
FPGA常见问题-ChipDebug
分享
FPGA CPLD

FPGA常见问题

帖子 613互动 405关注 54
FPGA常见问题，如仿真，时序，设计思路等。
FPGA常见问题-ChipDebug
chipdebug的头像-ChipDebuginner的头像-ChipDebug2名版主发布
chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug

FPGA时序分析笔记（二）

chipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug3个月前回复
10710
chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug

FPGA时序分析笔记（三）

chipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug3个月前回复
34610
的头像-ChipDebugyangding等级-LV1-ChipDebug

testbench中,forever产生时钟出错

yangding等级-LV1-ChipDebug6个月前回复
16320
chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE16

chipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug2年前发布
28100
popomao的头像-ChipDebugpopomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）

popomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug3个月前回复
69130
popomao的头像-ChipDebugpopomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug

FPGA实现 RS485接口规范及应用文档分享

popomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug2年前发布
11600
的头像-ChipDebug我叫布拉格等级-LV1-ChipDebug

为什么同样的verilog代码前者可以输出数据，后者输出为02

我叫布拉格等级-LV1-ChipDebug4年前发布
8520
yinhk的头像-ChipDebugyinhk等级-LV2-ChipDebug

FPGA开发 TCL 常用命令

yinhk等级-LV2-ChipDebug2年前发布
400
chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug

FPGA流水线优化处理实例7

chipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug5年前发布
8400
popomao的头像-ChipDebugpopomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug

verilog 中的>>符号移位有没有办法带符号位移位？

popomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug3年前发布
6710
EEtxh的头像-ChipDebugEEtxh等级-LV1-ChipDebug

HDL Designer 2015.1b 问题已解决

EEtxh等级-LV1-ChipDebug5年前发布
11930
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

Crosslink能否支持ITU BT.1120？

xilinx_wiki等级-LV2-ChipDebug5年前发布
12810
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

如果float license遇到错误“LMTOOLS版本太高”该怎么办？

xilinx_wiki等级-LV2-ChipDebug5年前发布
12810
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

当其他外部元件连接到LATTICE FPGA 的MCLK线路时，如何去除MCLK波形中的小于一个周期的信号？

xilinx_wiki等级-LV2-ChipDebug5年前发布
9410
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

可以在LATTICE FPGA PCS IP中修改CTC吗？

xilinx_wiki等级-LV2-ChipDebug5年前发布
6310
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

verilog的浮点乘法器实现

xilinx_wiki等级-LV2-ChipDebug3年前发布
4000
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

Verilog实现边沿检测4

xilinx_wiki等级-LV2-ChipDebug3年前发布
10300
xilinx_wiki的头像-ChipDebugxilinx_wiki等级-LV2-ChipDebug

verilog语言的可综合性和仿真特性

xilinx_wiki等级-LV2-ChipDebug3年前发布
1800
的头像-ChipDebugrrdrre等级-LV1-ChipDebug

为什么en一直是1啊？想用状态机控制时序信号

rrdrre等级-LV1-ChipDebug2年前发布
11710
的头像-ChipDebugSinn等级-LV1-ChipDebug

请问哪里能买到XC4005 5PQ208

Sinn等级-LV1-ChipDebug2年前发布
3920
的头像-ChipDebugDLDLDL等级-LV1-ChipDebug

FPGA为什么程序固化？

DLDLDL等级-LV1-ChipDebug2年前发布
12010
chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug

FPGA开发学习的几大误区3

chipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug5年前发布
11300
popomao的头像-ChipDebugpopomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug

modelsim常见错误亲自踩坑篇

popomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug3年前发布
16700
的头像-ChipDebug重庆野猪骑士等级-LV1-ChipDebug

FPGA使用资源过多导致的时序问题一般怎么解决？

重庆野猪骑士等级-LV1-ChipDebug2年前发布
8920
的头像-ChipDebugzhutian等级-LV1-ChipDebug

有没有老板需要FPGA定制啊

zhutian等级-LV1-ChipDebug2年前发布
6000
的头像-ChipDebug菜园子等级-LV1-ChipDebug

FPGA怎么识别物体的数量？

菜园子等级-LV1-ChipDebug2年前发布
11820
的头像-ChipDebugchenyang等级-LV1-ChipDebug

FPGA 信号输出功率不足

chenyang等级-LV1-ChipDebug2年前发布
8230
的头像-ChipDebugRobin等级-LV1-ChipDebug

向大佬求助，模块调用然后截取数组，总是报错，请大佬赐教

Robin等级-LV1-ChipDebug2年前发布
12600
的头像-ChipDebugfzw等级-LV1-ChipDebug

aurora hard_err间断性报错

fzw等级-LV1-ChipDebug2年前发布
7800
的头像-ChipDebug15000977166等级-LV1-ChipDebug

std_logic_unsigned.vhd

15000977166等级-LV1-ChipDebug2年前发布
7110
1…1112131415…21跳转

分享
FPGA常见问题-ChipDebug

FPGA常见问题

FPGA常见问题，如仿真，时序，设计思路等。
发布
帖子
613
互动
405
阅读
5.1W+
搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享

最新的帖子

在手机上浏览此页面