首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
FPGA常见问题
帖子 614
互动 416
关注 54
FPGA常见问题，如仿真，时序，设计思路等。
2名版主
发布
全部
最新发布
最新回复
热门
精华
popomao
[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？
2
popomao
4年前发布
377
0
0
popomao
[FPGA 实现及PCIe IP 核知识点] CRC系列5 – PCIe Gen6 8Byte CRC
4
popomao
4年前发布
141
0
0
蓝色熊猫侠
请教大佬们，quartus中用DDS进行混频时，modelsim仿真波形不对是怎么回事啊？
1
蓝色熊猫侠
4年前发布
71
1
0
不想加班_85
vivado中axi总线读写问题
2
不想加班_85
4年前发布
69
1
0
popomao
一文读懂高速互联的阻抗及反射 上中下 汇总
popomao
4年前发布
182
0
0
北落师门-
如何使用AD/DA模块实现FPGA的收发
北落师门-
4年前发布
180
1
0
popomao
[FPGA 实现及PCIe IP 核知识点] 怎样读取PCI configuration space in Legacy way
popomao
4年前发布
75
0
0
popomao
[FPGA 实现及PCIe IP 核知识点] x86架构与PCI架构的关系
popomao
4年前发布
28
0
0
popomao
[FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数？
8
popomao
4年前发布
51
0
0
popomao
[FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形？
10
popomao
4年前发布
31
0
0
popomao
[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（一）
1
popomao
4年前发布
276
0
0
压着我头发啦
使用XCZU4EG-FBVB900发现几个电源对地阻值很低，不敢上电
压着我头发啦
4年前发布
30
1
0
popomao
PCIe中Lane的个数问题
popomao
4年前发布
82
0
0
popomao
log2在verilog里面到底有什么用？
3
popomao
4年前发布
160
0
0
popomao
verilog2005的操作之对数函数
2
popomao
4年前发布
285
0
0
hawkgreen
如何访问类型是generic的外设的寄存器?[vitis2019.2]
3
hawkgreen
4年前发布
28
1
0
rqqt
FPGA用Avalon传输数据到NIOS中，数据传输不过去
rqqt
4年前发布
12
0
0
sea.li
不同时钟域下如何稳定的将8bit数据位宽转到10bit数据位宽
sea.li
4年前发布
41
1
0
PST1787979262
axi_ad9361的使用
PST1787979262
4年前发布
69
2
0
inner
精
[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？
7
inner
4年前发布
1794
0
1
奇偶兔
求问PLL时钟输出引脚在ucf文件中该如何编写
奇偶兔
4年前发布
23
0
0
ii1397
[FPGA 实现及PCIe IP 核知识点]DFE-码间干扰的克星还是救星？
9
ii1397
4年前发布
99
0
0
ii1397
[FPGA 实现及PCIe IP 核知识点]TxEQ小实验
10
ii1397
4年前发布
40
0
0
北落师门-
调用IP核mif文件时报错
1
北落师门-
4年前发布
37
1
0
北落师门-
我找了一个AD采样程序，但一些细节问题不太懂
3
北落师门-
4年前发布
101
1
0
Wmj123
DMA往SSD中传输数据
Wmj123
4年前发布
26
0
0
xi_gua
NIOS II 软核怎么控制FPGA芯片的引脚
xi_gua
4年前发布
53
1
0
han1003441956
关于FPGA进行外部边沿检测，检测不准确问题？
1
han1003441956
4年前发布
137
5
0
chipdebug
对FPGA的时钟定义的理解
1
chipdebug
4年前发布
46
0
0
chipdebug
FPGA时钟的偏差 —— 时钟倾斜Jitter
2
chipdebug
4年前发布
183
0
0
上一页
1
…
13
14
15
16
17
…
21
下一页
跳转
54人已关注
分享
FPGA常见问题
FPGA常见问题，如仿真，时序，设计思路等。
发布
关注
帖子
614
互动
416
阅读
5.4W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
本站无广告也无付费项目，如发现帐号发垃圾帖或评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
