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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

2年前更新27次阅读

常用通信协议总结及FPGA实现（上）

1.UART
UART是异步串行通信口的总称。它所包含的RS232RS449RS423等等是对应各种异步串行通信口的接口标准和总线标准。他...

常用通信协议总结及FPGA实现（上）-ChipDebug

常用通信协议总结及FPGA实现（上）-ChipDebug

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等级-LV1-ChipDebug

1年前更新27次阅读

Verilog中阻塞赋值和块语句及条件语句

#异步复位
always @(posedge clk or nogedge rst_n) if(!rst_n) b <=1'b0; else b<=a;
#同步复位
always @(posedge clk) i...

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

Verilog中阻塞赋值和块语句及条件语句-ChipDebug

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Verilog中阻塞赋值和块语句及条件语句-ChipDebug

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等级-LV1-ChipDebug

3年前发布26次阅读

DMA往SSD中传输数据

我这里有一块ZXCU9eg的zynq板卡，想做一个将AD模块输出数据传输到SSD硬盘里的一个工程，由于刚接触到LINUX，很多东西不太了解，现在的问题是我生成了一个递增数，但不知道怎么将这个数据从DMA中传输到硬盘里。

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等级-LV1-ChipDebug

1年前更新26次阅读

使用 Verilator 进行 Verilog Lint

FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
...

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等级-LV2-ChipDebug

2年前更新26次阅读

FPGA时序寄存器到寄存器时序路径分析

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3年前发布26次阅读

如何访问类型是generic的外设的寄存器?[vitis2019.2]

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等级-LV1-ChipDebug

2年前更新26次阅读

看思维导图：一文带你学Verilog HDL语言

[导读] 基于FPGA的SOC在嵌入式系统应用越来越广了，往往一个复杂系统使用一个单芯片基于FPGA的SOC就搞定了。比较流行的方案主要...

看思维导图：一文带你学Verilog HDL语言-ChipDebug

看思维导图：一文带你学Verilog HDL语言-ChipDebug

看思维导图：一文带你学Verilog HDL语言-ChipDebug

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看思维导图：一文带你学Verilog HDL语言-ChipDebug

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等级-LV1-ChipDebug

2年前更新26次阅读

这个Verilog语法你一定不知道

动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接...

这个Verilog语法你一定不知道-ChipDebug

这个Verilog语法你一定不知道-ChipDebug

这个Verilog语法你一定不知道-ChipDebug

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1年前更新26次阅读

FPGA复位信号设计讨论

复位概述复位作为电子系统中最常见的信号同时也是最重要的信号，它对工程师整体的设计表现有着极大的影响。复位信号可能深刻影响...

FPGA复位信号设计讨论-ChipDebug

FPGA复位信号设计讨论-ChipDebug

FPGA复位信号设计讨论-ChipDebug

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等级-LV1-ChipDebug

6年前发布25次阅读

LM97937 204b通讯数据解析出错请教

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等级-LV1-ChipDebug

2年前更新25次阅读

详解FPGA四大设计要点

FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对...

详解FPGA四大设计要点-ChipDebug

详解FPGA四大设计要点-ChipDebug

详解FPGA四大设计要点-ChipDebug

详解FPGA四大设计要点-ChipDebug

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等级-LV1-ChipDebug

2年前更新25次阅读

双线性插值算法公式分析及FPGA实现初步构架

一、双线性插值概述
双线性插值作为OpenCV中默认使用的图像缩放算法，其效果和速度都是不错的。并且效果也比较稳定，计算复杂度并不算太高。我看了很多网上的算法，自己也没看太懂，下面是从网上找的双线性插值算法的讲解。 “图像的双线性插值放大...

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等级-LV1-ChipDebug

1年前更新25次阅读

iverilog工具的使用

文章目录前言一、获取Iverilog 二、安装三、命令行方法四、演示总结
前言
最近在一个项目中发现了一个挺有意思的小工具——...

iverilog工具的使用-ChipDebug

iverilog工具的使用-ChipDebug

iverilog工具的使用-ChipDebug

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iverilog工具的使用-ChipDebug

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等级-LV1-ChipDebug

3年前发布25次阅读

jed.bin具体是JED文件里面的哪段？

jed.bin具体是不是JED文件里面的QF56640G0F0*L00000后面的10101010100……段？

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等级-LV2-ChipDebug

1年前更新25次阅读

AXI4协议逻辑规范以及BUG处理

1AXI 握手协议规范以及BUG处理简介列举AXI应该遵循的逻辑规范以及一些逻辑BUG，即使是赛林丝官方的代码也要注意。规则AXI所需要...

AXI4协议逻辑规范以及BUG处理-ChipDebug

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1年前更新25次阅读

Verilog_实现任意占空比、任意分频的方法

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。比如：我们FPGA系统时钟是50M Hz，而我们要产生的频...

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压着我头发啦

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3年前发布24次阅读

使用XCZU4EG-FBVB900发现几个电源对地阻值很低，不敢上电

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2年前更新24次阅读

AXI4/AXI5-Stream协议介绍

AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

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AXI4/AXI5-Stream协议介绍-ChipDebug

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2年前更新24次阅读

常用通信协议总结及FPGA实现（下）

继续更新常用的串口通信协议。本次要介绍的是SPI协议。
3.SPI： SPI（serial peripheral interface）也是一种同步串行通...

常用通信协议总结及FPGA实现（下）-ChipDebug

常用通信协议总结及FPGA实现（下）-ChipDebug

常用通信协议总结及FPGA实现（下）-ChipDebug

常用通信协议总结及FPGA实现（下）-ChipDebug

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6年前发布23次阅读

MB调试iic时，用chipscope抓取iic inout信号出现问题请教

请教大神，MB调试iic时，用chipscope抓取iic inout信号出现问题，三态buf在MB内，有人遇到过没

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2年前更新23次阅读

已解决modelsim 仿真报错Failed to find ‘video_cap_new’ in hierarchical name ‘video_cap…

modelsim仿真报错,自带的Isim却通过了仔细查也没法发现问题在哪?调用一个参数，说找不到？

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等级-LV1-ChipDebug

2年前更新23次阅读

D触发器的建立时间和保持时间物理含义探讨

图1 D某款触发器示意图我理解这个D触发正常运转要满足四个约束，第一个是建立时间，第二个是保持时间，第三个是对于最后一个...

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

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D触发器的建立时间和保持时间物理含义探讨-ChipDebug

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9个月前更新23次阅读

提问用输出的完成标志位控制输入使能是否合理？

大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...

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等级-LV1-ChipDebug

3年前发布23次阅读

求问PLL时钟输出引脚在ucf文件中该如何编写

我想用块DAC做DDS输出，用PLL分频输出20MHz给DAC芯片，代码如下：module top(input clk,input rst_n,input on,output reg dacfs,output sclk,output reg din );
//statelocalparam IDLE = 0;localparam FRAMESYNC = 1;localparam READ = 2;localparam STOP = ...

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等级-LV1-ChipDebug

2年前更新22次阅读

【干货分享】FPGA管脚的调整技巧

（1）为了方便识别哪些Bank之间可以互调，必须先对FPGA各个Bank进行区分。在原理图编辑界面中，执行图标命令“交叉探针”，单击...

【干货分享】FPGA管脚的调整技巧-ChipDebug

【干货分享】FPGA管脚的调整技巧-ChipDebug

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【干货分享】FPGA管脚的调整技巧-ChipDebug

等级-LV1-ChipDebug

这图得拿放大镜看

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等级-LV1-ChipDebug

2年前更新22次阅读

FPGA设计中常用的经典方法及技巧

流水线设计
基本概念
流水线处理源自现代工业生产装配线上的流水作业，是指将待处理的任务分解为相对独立的、可以顺序执行的而又...

FPGA设计中常用的经典方法及技巧-ChipDebug

FPGA设计中常用的经典方法及技巧-ChipDebug

FPGA设计中常用的经典方法及技巧-ChipDebug

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FPGA设计中常用的经典方法及技巧-ChipDebug

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等级-LV1-ChipDebug

1年前更新22次阅读

Hold Time违例，该如何解决

首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可...

Hold Time违例，该如何解决-ChipDebug

Hold Time违例，该如何解决-ChipDebug

Hold Time违例，该如何解决-ChipDebug

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等级-LV2-ChipDebug

11个月前更新22次阅读

经过BUFGMUX的时钟该如何约束

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...

经过BUFGMUX的时钟该如何约束-ChipDebug

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等级-LV1-ChipDebug

4年前发布22次阅读

调试程序时发生不明情况的异常

现在发现程序有个很奇怪的现象,比如我有两个模块a,b我在a里面修改,例如仅仅修改返回版本号从37到38模块b的一部分功能就异常了,一个case状态机卡在某一个步骤怎么修改都不对,但是只要把版本号改回去又都好了,这个版本号跟模块b也不相关没有传递,本身也是两个文...

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等级-LV1-ChipDebug

2年前更新22次阅读

Verilog语言编程规范

在实际工作中，许多公司对Verilog程序编写规范都有要求。在公司内部统一Verilog程序编写规范不仅可以增强程序的可读性、可移植性，而且也有助于逻辑工程师之间交流、沟通，提升逻辑组成员之间的团队协作能力。本文就大部分公司常见的Verilog程序编写规范作一...

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