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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Sahara
3年前更新
26次阅读
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基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）
基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）最近学习了一下关于DDS的相关知识，本篇概要记录一下自己的理解与实...
+3
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奇偶兔
4年前发布
26次阅读
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求问PLL时钟输出引脚在ucf文件中该如何编写
我想用块DAC做DDS输出，用PLL分频输出20MHz给DAC芯片，代码如下：module top(input clk,input rst_n,input on,output reg dacfs,output sclk,output reg din );
//statelocalparam IDLE = 0;localparam FRAMESYNC = 1;localparam READ = 2;localparam STOP = ...
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brianway
2年前更新
26次阅读
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FPGA实现OFDM（二）-整体系统框架
FPGA实现OFDM（二）-整体系统框架本篇承接（一）：FPGA实现OFDM（一）-OFDM原理介绍除了OFDM外，一个完整通信链路中所需的其他环...
+21
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littleLyon
3年前更新
25次阅读
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详解FPGA四大设计要点
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对...
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Poison
3年前更新
25次阅读
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Ubuntu运行VCS+Verdi问题补充
导言给大家分享了Ubuntu的备份包，里面安装了VCS2018，VCS_MAX2018，Verdi2018,以及DC2018，便于大家学习，但有几个问题需要补充...
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Mr_taotie
3年前更新
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使用分立元件手工实现NE555芯片的制作
相信很多小伙伴在上学的时候，都学过《数字电子技术》这门专业基础课。而在这里面，有一个非常经典的芯片，那就是555定时器。记...
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yzllee
3年前更新
25次阅读
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FPGA实现简单乘法的一种方法
FPGA的乘法操作一般是由dsp硬核实现的，比如我们之前文章中曾将仔细讲解的xilinx k7系列的DSP48E1，Ultrascale+的dsp48E2。每个...
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hongting
3年前更新
25次阅读
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常用通信协议总结及FPGA实现（下）
继续更新常用的串口通信协议。本次要介绍的是SPI协议。
3.SPI： SPI（serial peripheral interface）也是一种同步串行通...
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forkwave
2年前更新
24次阅读
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经过BUFGMUX的时钟该如何约束
时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...
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kikong
2年前更新
24次阅读
关注
FPGA时序优化技术之重定时（Retiming）
介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...
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茶么么
1年前更新
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提问
用输出的完成标志位控制输入使能是否合理？
大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...
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starkwang
2年前更新
24次阅读
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FPGA基础语法
一、逻辑值
0：表示低电平，对应电路GND；
1：表示高电平，对应电路VCC;
X：表示未知，可为高电平，也可为低电平；
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jono
6个月前发布
24次阅读
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vivado仿真
vivado仿真的那个波形文件太大了，几十个g在c盘里面，怎么减少仿真时间
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BertramChen
3年前更新
24次阅读
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【干货分享】FPGA管脚的调整技巧
（1）为了方便识别哪些Bank之间可以互调，必须先对FPGA各个Bank进行区分。在原理图编辑界面中，执行图标命令“交叉探针”，单击...
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buyaozc
0
这图得拿放大镜看
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brianway
2年前更新
23次阅读
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FPGA笔记 | 什么是状态机
简述状态机的本质和适应的逻辑设计场合状态机的本质就是对具有逻辑顺序或时序规律事件的一种描述方法。这个论断的最重要的两个词...
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Sahara
2年前更新
23次阅读
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基于FPGA的模数转换器(ADC)或数模转换器
选择时首先要确定转换信号所需的采样频率。这个参数不仅将影响转换器的选择，同时也会影响对FPGA的选择，这样才能确保器件能够满...
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chipdebug
3年前更新
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请问一下海德汉endat2.2协议中哪部分是绝对位置数据？
原作者：本站malong发布， 建议malong把完整的手册发出来看看。使用海德汉光栅尺编码器（ENDAT2.2）测试绝对位置数据时，协议包...
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NightBear
3年前更新
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全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程
1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。...
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Poison
3年前更新
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FPGA/IC优质开源项目（七）综合
导言
开源项目推荐已经有六期了，已经发了AXI，PCIe，以太网，低速接口等等，大家可以从往期文章阅读。本期主要带来VHDL的开源项...
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Poison
3年前更新
23次阅读
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MIPI CSI-2 V4.0最新标准！
导言：
CSI-2 Version4.0发布，此次更新幅度比较大，值得一谈，官网上有如下描述：
Major Update to MIPI CSI-2 Camera Specification Enables Next Generation of Always On, Low Power, Machine Vision Applications.
1主要更新：
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Sahara
3年前更新
23次阅读
关注
FPGA设计中常用的经典方法及技巧
流水线设计
基本概念
流水线处理源自现代工业生产装配线上的流水作业，是指将待处理的任务分解为相对独立的、可以顺序执行的而又...
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Poison
3年前更新
23次阅读
关注
LVDS SerDes 设计
LVDS概述
LVDS (Low Voltage Differential Signaling）是一种小振幅差分信号技术，它使用非常低的幅度信号 (250mV~450mv）通过...
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xiemenga11
7年前发布
23次阅读
关注
MB调试iic时，用chipscope抓取iic inout信号出现问题请教
请教大神，MB调试iic时，用chipscope抓取iic inout信号出现问题，三态buf在MB内，有人遇到过没
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Adolph
2年前更新
22次阅读
关注
阶乘计算的可综合verilog代码
根据输入的选择数和数字（最大为5）,输出数字的立方、平方或者阶乘,
代码如下
module mux2_1
( input wire sys_clk, input wire ...
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Poison
3年前更新
22次阅读
关注
AXI4/AXI5-Stream协议介绍
AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...
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毛毛是只好汪
1年前发布
22次阅读
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提问
上板测试问题，新人请教
黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？ 我下载uart发送...
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showkevin
2年前更新
22次阅读
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FPGA之锁相环4种模式
图1
以图1为例进行讲解
1、源同步补偿模式（source-synchronous compensation mode）
通常用于数据接口，特别是高速数据接口。源...
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lzzlzzlzz
2个月前发布
22次阅读
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提问
基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频
项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...
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hongting
3年前更新
21次阅读
关注
【FPGA】VGA彩条显示
前言 随着社会的飞速发展，很多电子设备为了方便观察性能和实现更多的功能，都会为其配备一块显示屏，这也促进了...
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fuckfpga
3年前更新
21次阅读
关注
【FPGA】高速信号处理中的片外信号输入输出静态时序分析
之前做的一个超宽带非均匀采样系统中遇到的一些问题，虽然本文所述方法并未实际用到并解决遇到的问题，但也是给了很大的启发和参...
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