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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Poison
3年前更新
24次阅读
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FPGA/IC优质开源项目（七）综合
导言
开源项目推荐已经有六期了，已经发了AXI，PCIe，以太网，低速接口等等，大家可以从往期文章阅读。本期主要带来VHDL的开源项...
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xiemenga11
7年前发布
23次阅读
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MB调试iic时，用chipscope抓取iic inout信号出现问题请教
请教大神，MB调试iic时，用chipscope抓取iic inout信号出现问题，三态buf在MB内，有人遇到过没
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NightBear
3年前更新
23次阅读
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如何提高FPGA的工作频率
对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工...
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毛毛是只好汪
1年前发布
23次阅读
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上板测试问题，新人请教
黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？ 我下载uart发送...
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alienzhou
3年前更新
23次阅读
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FPGA项目开发包含那些任务？
FPGA 项目中包含哪些任务 2021/12/23工程实践中，任何使用FPGA器件进行的新项目都包含一个典型的任务列表。这些任务是开发团队...
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showkevin
2年前更新
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FPGA之锁相环4种模式
图1
以图1为例进行讲解
1、源同步补偿模式（source-synchronous compensation mode）
通常用于数据接口，特别是高速数据接口。源...
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Jackle910
3年前更新
22次阅读
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FPGA开发中时序不满足（建立时间）的典型案例及解决方法
原先的时序报告：
根据时序报告中的路径提示，在ILA的某个路径上建立时间过长，而程序中并未例化ila的核，只是使用了chipscrop....
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vishva
3年前更新
22次阅读
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PCIe架构概述（二）
不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...
+3
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fuckfpga
3年前更新
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【FPGA】高速信号处理中的片外信号输入输出静态时序分析
之前做的一个超宽带非均匀采样系统中遇到的一些问题，虽然本文所述方法并未实际用到并解决遇到的问题，但也是给了很大的启发和参...
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Airkids_zz
2年前更新
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FPGA与嵌入式CPU的Local Bus接口调试
Local Bus总线又称为CPU总线，根据高低位地址线序的差异，又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel...
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kikong
2年前更新
22次阅读
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基于Xlinx的时序分析与约束（2）—-基础概念（上）
目录
1、组合逻辑与时序逻辑
2、同步电路和异步电路
3、建立时间与保持时间
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starkwang
2年前更新
22次阅读
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时序收敛技巧之寄存器复制
1、何时需要复制寄存器？
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法...
+7
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kikong
2年前更新
21次阅读
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基于Xlinx的时序分析与约束（3）—-基础概念（下）
1、4种基本的时序路径
下图是一张典型的FPGA与上游器件、下游器件通信的示意图：
其可以划分为4条基本的数据路径，...
+3
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Mr_taotie
2年前更新
21次阅读
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FPGA同步时序电路设计
1、实验目的
掌握典型同步时序电路的工作原理和设计方法
掌握时序电路的激励函数、状态图、状态方程的运用
掌握用 Verilog 进行...
+8
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Poison
3年前更新
21次阅读
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PCIe架构概述（一）
导言：今年计划翻译的书，从今天开始了，国内PCIe的书比较少，所以先从PCIe开始。本书名字是：PCI Express Technology第一章讲的...
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Sahara
3年前更新
21次阅读
关注
移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器的功能和电路形式较多，按移位方向分有左移、右移、和双向移位寄存器；...
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Jackle910
3年前更新
21次阅读
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DDR3地址和容量计算、Bank理解
DDR3 地址线
DDR3为减少地址线，把地址线分为行地址线和列地址线，在硬件上是同一组地址线；地址线和列地址线是分时...
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jianwenjuan
3年前更新
20次阅读
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专业点灯二十年！详解STM32、FPGA、ARM点灯区别 ！
摘要：你点亮过多少板子的LED灯呢？有很多小伙伴留言说讲一下STM32、FPGA、Liunx他们之间有什么不同。不同点很多，口说无凭，今...
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Ordinary
3年前更新
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FPGA知识汇集-FPGA系统时序理论
时序约束条件
下面来具体讨论一下系统时序需要满足的一些基本条件。我们仍然以下图的结构为例，并可以据此画出相应的时序分析...
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Jackle910
3年前更新
20次阅读
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Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...
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ipqsn
2年前更新
20次阅读
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Modelsim的仿真之路（激励文件“逆”生成）
前序
对于激励文件，我常用的是直接手写，最初学这个的时候，好像是用的Quartus里的那个Modelsim-Altera的工具去弄了下图形化编...
+27
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jenmyliu
3年前更新
20次阅读
关注
FPGA学习笔记：verilog基础代码与modelsim仿真(四)——呼吸灯
呼吸灯
功能目标：实现Led灯由熄灭逐渐变亮至完全点亮，再逐渐变暗至完全熄灭，循环往复。
1.输入输出原理图
将系统时钟与复位按...
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MarkFPGA
2年前更新
20次阅读
关注
基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证
一、理论基础
HDB3码(三阶高密度双极性码)是串行数据传输的一种重要编码方式，和最常用的NRZ码(非归零码)相比，以上...
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senntyou
3年前更新
19次阅读
关注
使用SystemVerilog简化FPGA中的接口
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，...
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yinhk
2年前更新
19次阅读
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【FPGA基础】同步复位与异步复位
一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...
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BertramChen
3年前更新
19次阅读
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FPGA学习笔记
1、clk中为什么用posedge而不用negedge?
（1）、一般情况下，系统中统一用posedge避免用negedge，降低设计的复杂度，可减少出错...
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yang9527
2年前更新
19次阅读
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FPGA架构及相关基本概念
目录/contents● FPGA基础知识● FPGA基本架构● FPGA应用领域与优势● FPGA开发流程01FPGA基础知识FPGA(Field Programmable Gat...
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Airkids_zz
3年前更新
19次阅读
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在配置FPGA器件时的常见问题及其解决方法
FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...
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vishva
3年前更新
19次阅读
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流水线（一）
流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...
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Asd528099
2年前更新
19次阅读
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Verilog：图形和Verilog混合输入的电路设计
实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...
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