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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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jenmyliu
2年前更新
17次阅读
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FPGA学习笔记：verilog基础代码与modelsim仿真(四)——呼吸灯
呼吸灯
功能目标：实现Led灯由熄灭逐渐变亮至完全点亮，再逐渐变暗至完全熄灭，循环往复。
1.输入输出原理图
将系统时钟与复位按...
+1
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Adolph
2年前更新
17次阅读
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FPGA和数字电路的奥秘：从锁存器到触发器
数字电路根据其逻辑功能的不同特点，可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的输出输出只取决于输入，与电路...
+4
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毛毛是只好汪
7个月前发布
17次阅读
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上板测试问题，新人请教
黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？ 我下载uart发送...
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senntyou
2年前更新
16次阅读
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使用SystemVerilog简化FPGA中的接口
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，...
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brianway
1年前更新
16次阅读
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FPGA笔记 | 什么是状态机
简述状态机的本质和适应的逻辑设计场合状态机的本质就是对具有逻辑顺序或时序规律事件的一种描述方法。这个论断的最重要的两个词...
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starkwang
1年前更新
16次阅读
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FPGA基础语法
一、逻辑值
0：表示低电平，对应电路GND；
1：表示高电平，对应电路VCC;
X：表示未知，可为高电平，也可为低电平；
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Jackle910
2年前更新
16次阅读
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VCC和GND之间电容的作用
作用：电源输入 / 输出滤波电容，主要用于稳定输出，对稳压有利 电容的主要作用稳压 电源与地之间接电容的原因有两个作...
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geekdechao
1年前更新
16次阅读
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axi原子访问
exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;
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Incess
1年前更新
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HDLBits练习汇总-14-时序逻辑设计测试–状态机（二）
水箱问题（Exams/ece241 2013 q4）
一个大水库的水为几个用户服务。为了保持足够高的水位，三个传感器以5英寸的间隔垂直放置。当...
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kikong
1年前更新
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基于Xlinx的时序分析与约束（2）—-基础概念（上）
目录
1、组合逻辑与时序逻辑
2、同步电路和异步电路
3、建立时间与保持时间
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realwugang
1年前更新
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理解FPGA的基础知识——FPGA专业术语
■ ASIC（Application Specific Integrated Circuit，专用集成电路）ASIC 是为满足顾客特定需求而设计制造、面相特定用途的集成电路的总称。面向特定用途的集成电路分为全定制IC和半定制 IC。通常所说的ASIC主要指门阵列、嵌入式阵列、标准单元 ASIC、结构...
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kikong
1年前更新
15次阅读
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基于Xlinx的时序分析与约束（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题
写在前面
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给...
+18
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forkwave
1年前更新
15次阅读
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verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
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Airkids_zz
2年前更新
15次阅读
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在配置FPGA器件时的常见问题及其解决方法
FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...
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Jackle910
2年前更新
15次阅读
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40个实用模拟电路小常识
1、电接口设计中，反射衰减通常在高频情况下变差，这是因为带损耗的传输线反射同频率相关，这种情况下，尽量缩短PCB走线就显得异常重要。 2、稳压二极管就是一种稳定电路工作电压的二极管，由于特殊的内部结构特点，适用反向击穿的工作状态，只要限制电流的...
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yzllee
2年前更新
15次阅读
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FPGA实现简单乘法的一种方法
FPGA的乘法操作一般是由dsp硬核实现的，比如我们之前文章中曾将仔细讲解的xilinx k7系列的DSP48E1，Ultrascale+的dsp48E2。每个...
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BertramChen
2年前更新
15次阅读
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FPGA 核和FPGA Fabric的区别是什么？
常常在外文资料以及手册中看到Fabric？时常感觉翻译起来很尴尬，例如：
那么这个专业单词到底该如何翻译以及如何理解呢？
我们通...
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chipdebug
2年前更新
14次阅读
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PCIe中的Crosslink与Multi-Root/Multi-Processor系统
PCIe
在PCIe总线中，Switch是一个特殊的设备，该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定，在一个Switch中可以与RC直接或...
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vishva
2年前更新
14次阅读
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VHDL的编码风格（Verilog也可参考思想）
挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...
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liximomo
2年前更新
14次阅读
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fpga实操训练（vga测试）
【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】我自己读书那会，买的电脑还是以台式机居...
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vishva
2年前更新
14次阅读
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PCIe架构概述（二）
不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...
+3
1
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ipqsn
1年前更新
14次阅读
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Modelsim的仿真之路（多个库的使用）
准备
在Modelsim系列的第一篇有讲到过，在modelsim中，库分为了工作库和资源库，本篇将介绍如何进行资源库的使用。
在开始前，先...
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BertramChen
2年前更新
14次阅读
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FPGA学习笔记
1、clk中为什么用posedge而不用negedge?
（1）、一般情况下，系统中统一用posedge避免用negedge，降低设计的复杂度，可减少出错...
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Poison
2年前更新
14次阅读
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IIC专题代码篇（一）
一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...
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stephen2017
2年前更新
14次阅读
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初识微分、积分PID电路的本质及电容
很多朋友觉得PID是遥不可及，很神秘，很高大上的一种控制，对其控制原理也很模糊，只知晓概念性的层面，知其然不知其所以然，那...
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vishva
2年前更新
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流水线（一）
流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...
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Zack
2年前更新
14次阅读
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锁存器、触发器、寄存器和缓冲器的区别
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不...
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Sahara
2年前更新
14次阅读
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基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）
基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）最近学习了一下关于DDS的相关知识，本篇概要记录一下自己的理解与实...
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Poison
2年前更新
14次阅读
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时序基础概念专题（一）
一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...
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Jackle910
2年前更新
14次阅读
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FPGA 时序约束 一 如何查看时序错误
1、时序错误的影响
一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时，表示时序约束出现违例，...
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