首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
FPGA常见问题
帖子 613
互动 464
关注 63
FPGA常见问题，如仿真，时序，设计思路等。
2名版主
发布
全部
最新发布
最新回复
热门
精华
vishva
3年前更新
78次阅读
关注
PCIe I/O时钟架构
导言：这篇为PCIe要提及的时钟类型作个小铺垫，可以大致作一个了解，想深入了解可以参考更加细致的文献。 三种基本的I/O架...
+5
评分
回复
分享
vishva
3年前更新
118次阅读
关注
在VScode中自动生成Verilog仿真文件（Python）
一、实现功能1、可以自动创建文件夹2、根据Verilog文件自动生成测试文件模板（TB文件名字是）3、自动打开生成的文件4、自动调取m...
+2
评分
回复
分享
vishva
3年前更新
17次阅读
关注
异步FIFO（二）
上一篇文章主要讲解了FIFO的一些概念，这篇文章主要讲解VHDL代码。
代码一共有放在7个文件中，其中一个是测试文件，一个package...
+8
评分
回复
分享
vishva
3年前更新
28次阅读
关注
流水线（一）
流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...
+1
评分
回复
分享
vishva
3年前更新
49次阅读
关注
异步FIFO（一）
在进入主题前，先介绍两个概念，亚稳态和格雷码
亚稳态的介绍：
对于采样电路中，一个信号在过渡到另一个时钟域时，如果仅仅用一...
+2
评分
回复
分享
vishva
3年前更新
113次阅读
关注
关于VHDL和Verilog模块互相调用的问题
1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件（component），元件的名称...
+5
评分
回复
分享
vishva
3年前更新
128次阅读
关注
VHDL语法总结以及编码风格（二）
本教程使用最新的VHDL标准VHDL-2008，该标准可以提高设计人员的工作效率，并且适合用于数字设计入门课程。目前大多数编译器都支...
评分
回复
分享
vishva
3年前更新
24次阅读
关注
VHDL基本语法总结
VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...
评分
回复
分享
vishva
3年前更新
72次阅读
关注
串行外设接口SPI（一）
Serial Peripheral Interface （SPI）是主要应用在嵌入式系统中，用于短距离通信的同步串行通信接口规范。该接口是由摩托罗拉在...
+4
评分
回复
分享
vishva
3年前更新
28次阅读
关注
VHDL的编码风格（Verilog也可参考思想）
挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...
评分
回复
分享
Sahara
3年前更新
56次阅读
关注
FPGA与ADC数字数据输出的接口
现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...
+12
1
回复
分享
alienzhou
2年前更新
9次阅读
关注
FPGA设计中如何才能不出现Latch锁存器
在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器...
评分
回复
分享
weakish
3年前更新
49次阅读
关注
FPGA技术面试题（二）
0.1、设计异步FIFO时，要注意
（1）在地址信号跨时钟域时需要对其进行二进制码转格雷码的转换并进行目标时钟域的时钟打两拍同步...
评分
回复
分享
hfhan
3年前更新
42次阅读
关注
如何打造一款高效率的Verilog编辑器
简介做FPGA开发的一般都不会使用IDE环境自带的编辑器，一是因为界面不够美观，二是自动补全功能不够完善，编码效率太低。而我经...
+27
评分
回复
分享
Adolph
3年前更新
89次阅读
关注
Xilinx和Altera的FPGA固件如何进行在线升级？
. FPGA也能在线升级？以最常用的Xilinx和Altera公司的FPGA为例，这两家公司的FPGA固件通常保存在外部的一片SPI Flash芯片中，常...
评分
回复
分享
NightBear
3年前更新
36次阅读
关注
全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程
1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。...
+4
评分
回复
分享
Yujiaao
3年前更新
34次阅读
关注
这个Verilog语法你一定不知道
动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接...
评分
回复
分享
jianwenjuan
3年前更新
60次阅读
关注
专业点灯二十年！详解STM32、FPGA、ARM点灯区别 ！
摘要：你点亮过多少板子的LED灯呢？有很多小伙伴留言说讲一下STM32、FPGA、Liunx他们之间有什么不同。不同点很多，口说无凭，今...
+25
评分
回复
分享
LuckyHH
3年前更新
54次阅读
关注
VS Code开发FPGA自动例化Verilog模块
绗旇€呬箣鍓嶅啓杩囦竴绡囨枃绔犅犵敓鎴怴erilog HDL渚嬪寲妯℃澘锛屽湪杩欒竟鏂囩珷涓紝浣跨敤Python鏉ュ畬鎴怴erilog鐨勪緥...
评分
回复
分享
senntyou
3年前更新
26次阅读
关注
使用SystemVerilog简化FPGA中的接口
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，...
评分
回复
分享
littleLyon
3年前更新
29次阅读
关注
详解FPGA四大设计要点
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对...
评分
回复
分享
Airkids_zz
3年前更新
20次阅读
关注
在配置FPGA器件时的常见问题及其解决方法
FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...
评分
回复
分享
NightBear
3年前更新
34次阅读
关注
如何提高FPGA的工作频率
对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工...
评分
回复
分享
Mr_taotie
3年前更新
93次阅读
关注
使用分立元件手工实现NE555芯片的制作
相信很多小伙伴在上学的时候，都学过《数字电子技术》这门专业基础课。而在这里面，有一个非常经典的芯片，那就是555定时器。记...
+21
评分
回复
分享
alienzhou
3年前更新
29次阅读
关注
FPGA项目开发包含那些任务？
FPGA 项目中包含哪些任务 2021/12/23工程实践中，任何使用FPGA器件进行的新项目都包含一个典型的任务列表。这些任务是开发团队...
评分
回复
分享
alienzhou
3年前更新
11次阅读
关注
FPGA结构(1)
FPGA
结构
设计能够成功的关键是要对FPGA结构、功能、可用资源和局限性有一个很好的了解。本则将以Xilinx Virtex-6系列为例，简...
评分
回复
分享
senntyou
3年前更新
55次阅读
关注
FPGA设计开发需要熟悉哪些EDA工具呢？
FPGAFPGA设计需要哪些工具？在FPGA的设计过程中，工程师需要使用仿真、综合、物理实现、调试和验证等各种工具。之前说过，给粉友们提供常用工具的简要介绍。一仿真器仿真器工具: ISIM公司: Xilinxhttp://www. xilinx. com/ support documentation/ plugin_ism...
评分
回复
分享
weakish
3年前更新
20次阅读
关注
Linux下FPGA开发工具ISE的环境变量设置
Xilinx ISE 工具版本Xilinx ISE软件有两个版本:数字格式和字母格式。数字版本是用于客户的软件版本。它的格式是<主版本号&g...
评分
回复
分享
Incess
3年前更新
9次阅读
关注
FPGA时钟系统的移植
ASIC 和FPGA芯片的内核之间最大的不同莫过于时钟结构。ASIC设计需要采用诸如时钟树综合、时钟延迟匹配等方式对整个时钟结构进行...
评分
回复
分享
Cryingcat
3年前更新
128次阅读
关注
如何用Python写Verilog？
事情是这样的，SoC工程师的一项典型工作就是集成。俗称连连看。当然除了连连看还有一些集成级的代码需要设计，比如CRG，regfile...
+6
评分
回复
分享
上一页
1
…
14
15
16
17
18
…
21
下一页
跳转
63人已关注
分享
FPGA常见问题
FPGA常见问题，如仿真，时序，设计思路等。
发布
关注
帖子
613
互动
464
阅读
7W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
本站无广告也无付费项目，如发现帐号发垃圾帖或评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
