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FPGA CPLD
FPGA常见问题
帖子 615
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FPGA常见问题，如仿真，时序，设计思路等。
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fifo
3年前发布
21次阅读
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DAC产生刺激信号，求大佬解答
用SPI配置寄存器输出刺激信号，寄存器配置的数据没有问题，ila抓到的时序和返回的数据也都是对的，硬件也没有问题，还有什么地方会有问题啊，想了好几天了，还是没解决？
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willansb502
3年前更新
152次阅读
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使用 Verilator 进行 Verilog Lint
FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
...
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宁好
3年前发布
49次阅读
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语法问题求解答
有没有大佬告诉我 我这个语法咋错了 问了gpt说没问题 。。。 说是 syntax errow near and 还有syntax errow near ） 还...
0
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wxyz
3年前发布
96次阅读
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已解决
新手请教FPGA测量间歇性脉冲计数的思路
有下图所示的间歇性脉冲串：需要用FPGA测量A段、B段、C段、D段等等的脉冲数量。请教老师实现的思路？
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zhimegn
3年前发布
39次阅读
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视频显示求助
请问在边框出出现这种没有像素信息的间隙具体是什么原因呢，上下左右边框都出现过，我猜测可能是行场同步信号的问题，但是不清楚...
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F123123
3年前发布
82次阅读
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提问
这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加
module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...
chipdebug
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3
后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？
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yjs_fpga
3年前更新
181次阅读
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FPGA学习笔记（混杂）
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yjs_fpga
3年前发布
66次阅读
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RS232（RS485）串口的接收
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Cryingcat
3年前更新
578次阅读
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Synopsys验证VIP学习笔记（1）Memory模型用法
Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...
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Cryingcat
3年前更新
349次阅读
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Synopsys验证VIP学习笔记（2）Port Monitor用法
Synopsys AXI VIP为master和slave agent中的monitor提供了名为item_started_port和item_observed_port的analysis port，前者仅在总线事务传输开始时发送，后者则在总线事务传输完成后发送完整svt_axi_master_transaction和svt_axi_slave_transaction对象到ite...
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Cryingcat
3年前更新
584次阅读
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Synopsys验证VIP学习笔记（3）总线事务的配置和约束
在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...
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yzllee
3年前更新
97次阅读
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FPGA中如何设计一个小cache（一）
说明：严格意义来讲，本文说的cache并不是真正意义上的cache，只是一个类似的功能模块，借用了cache这个名字。FPGA设计中常见的...
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hongting
3年前更新
94次阅读
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跨同步时钟域
还是整点现成的发发，有些东西看的是真的头晕脑胀对于起源于同一时钟的多个时钟，并且它们的相位和频率关系已知，这些时钟可以看...
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Jackle910
3年前更新
962次阅读
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vcs -fgp 仿真加速功能
加速原理正常仿真任务提交到机器上后，采用单核仿真。通过将线程与cpu多核进行绑定，设置亲和性affinity，来提高仿真速度。一般...
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Jackle910
3年前更新
107次阅读
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将fsdb波形中的信号值保存到TXT文档中
语法fsdbreport fsdb_file_name [-f config_file]
[-bt time[unit]] [-et time[unit]]
[-nocase] [-w column_width] [-o outpu...
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M1MA
3年前发布
66次阅读
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关于FPGA的项目求助
我现在要做一个FPGA的项目，课题是有关AI的。具体导师给了一个卷积神经网络的方向。我想问一下AI方面还有什么方向可以做...
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brianway
3年前更新
158次阅读
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FPGA实现OFDM（二）-整体系统框架
FPGA实现OFDM（二）-整体系统框架本篇承接（一）：FPGA实现OFDM（一）-OFDM原理介绍除了OFDM外，一个完整通信链路中所需的其他环...
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brianway
3年前更新
129次阅读
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FPGA实现OFDM（1）-OFDM原理
FPGA实现OFDM（1）-OFDM原理失 踪 人 口 回 归OFDM定义fromwiki:调制是将传送资料对应于载波变化的动作，可以是载波的相位、频率...
+29
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Mr_taotie
3年前更新
63次阅读
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Verilog中阻塞赋值和块语句及条件语句
#异步复位
always @(posedge clk or nogedge rst_n) if(!rst_n) b <=1'b0; else b<=a;
#同步复位
always @(posedge clk) i...
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geekdechao
3年前更新
19次阅读
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axi原子访问
exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;
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boxFPGA
3年前更新
74次阅读
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SystemVerilog-时序逻辑建模（4）同步和异步复位
Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...
+5
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Adolph
3年前更新
43次阅读
关注
阶乘计算的可综合verilog代码
根据输入的选择数和数字（最大为5）,输出数字的立方、平方或者阶乘,
代码如下
module mux2_1
( input wire sys_clk, input wire ...
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Adolph
3年前更新
45次阅读
关注
8b10b编码的原理
8B/10B编码
8B/10B是由一个3B/4B编码和一个5B/6B编码组成。高3位是3B/4B编码，低5位是5B/6B编码组成，共组成了 2 32 = 256 2^{32...
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Adolph
3年前更新
76次阅读
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FPGA | 深入理解复位
复位电路作为数字逻辑设计中一个重要电路，不管是FPGA还是ASIC设计中都会经常使用，可以说复位信号在数字电路里面的重要性仅次于...
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LuckyHH
3年前更新
140次阅读
关注
32位乘法器verilog代码
1、32bit乘法器乘法器：乘法用运算符表示：左移一表示*2，左移两位表示*4，左移3位表示*8
2、设计原理：如：1111*1011 = (1111*0001) + (1111*0010 ) + (1111* 0000) + (1111*1000);解释：1111分别乘以1011的每一个数相加。
那么就可以判断每一位1011是否是1...
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LuckyHH
3年前更新
93次阅读
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FPGA-SDRAM接口设计
摘要：（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模...
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senntyou
3年前更新
34次阅读
关注
system verilog 时序逻辑程序中推断组合逻辑？
使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...
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XYShaoKang
3年前更新
61次阅读
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二进制转BCD码模块
01概述BCD码（Binary-Coded Decimal），用4位二进制数来表示1位十进制数中的0~9这10个数码，是一种二进制的数字编码形式，用二...
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comehope
3年前更新
697次阅读
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VCS常用仿真选项开关及步骤总结
本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...
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Incess
3年前更新
458次阅读
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分享一份EDA虚拟机环境变量设置（仅供学习参考）
0.前言EDA环境变量的设置可以说是芯片验证工程师的一项基本功，环顾四周，发现身边依然有不少小伙伴对EDA环境变量的设置并不是很...
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