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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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yinhk
1年前更新
17次阅读
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【FPGA基础】同步复位与异步复位
一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...
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LuckyHH
1年前更新
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基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16
基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...
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Simeone_xu
1年前更新
202次阅读
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GD32F470系列1：调用EXMC与FPGA通信实例
GD32F470系列1：调用EXMC与FPGA通信实例 一、EXMC简介 二、EXMC区域划分及region划分 三、读写时序图 1.模式A读时序控制 2.模式A...
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showkevin
1年前更新
19次阅读
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FPGA之锁相环4种模式
图1
以图1为例进行讲解
1、源同步补偿模式（source-synchronous compensation mode）
通常用于数据接口，特别是高速数据接口。源...
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boxFPGA
1年前更新
54次阅读
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FPGA ISP Bayer与常见颜色空间转换
前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图...
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Mr_taotie
1年前更新
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中科大FPGA OL应用：数据选择器、跑马灯
1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...
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Mr_taotie
1年前更新
18次阅读
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FPGA同步时序电路设计
1、实验目的
掌握典型同步时序电路的工作原理和设计方法
掌握时序电路的激励函数、状态图、状态方程的运用
掌握用 Verilog 进行...
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xilinx_wiki
1年前更新
41次阅读
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【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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xilinx_wiki
1年前更新
74次阅读
关注
【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
+45
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xilinx_wiki
1年前更新
31次阅读
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【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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xilinx_wiki
1年前更新
448次阅读
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【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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starkwang
1年前更新
70次阅读
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Verilog实现带暂停和刷新的四级流水线加法器
图解
先放一张图：
原理就是把32位的数分成4部分，每部分8位。每个周期都只计算一个部分，共四个周期计算出结果。比如a+b：
第一...
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Harman
1年前更新
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VHDL实现动态数码管驱动
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简介:
程序设计：
下载验证：
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Harman
1年前更新
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FPGA：组合逻辑电路的设计
文章目录 组合逻辑电路的设计 组合逻辑电路的设计步骤 组合逻辑电路的设计举例 例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...
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Harman
1年前更新
5次阅读
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Verilog:模块结构/assign/always[学习笔记day3]
1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成： 端口...
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Ordinary
1年前更新
60次阅读
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基于FPGA高精度NTP时钟授时方法研究
基于FPGA高精度NTP时钟授时方法研究
1 引言
高精度授时系统被广泛用于卫星导航、电力同步采样系统中[1]。起初高精度授时系统在导航卫星失连下，由于恒温晶振实际值与标称值存在误差，所以1 h守时误差可达到几微秒。近些年，部分学者提出统计每分钟标准秒脉冲...
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weakish
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FPGA与数字IC知识点（一）
一、基础知识求解1.什么叫做FPGA？FPGA是一种可以重构电路的芯片，是一种硬件可重构的体系结构。它的英文全称是Field Programmable Gate Array，中文名是现场可编程门阵列。通过编程，用户可以随时改变它的应用场景，它可以模拟CPU、GPU等硬件的各种并行运算...
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vishva
1年前更新
64次阅读
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JESD204B接口调试记录
简介近期在项目中需要用到JESD204B接口，而我之前从来没有用过这个接口，所以花了很多时间去搜集资料、查看资料、编写代码、仿...
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Airkids_zz
1年前更新
90次阅读
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AMBA–AHB总线协议学习及Verilog实现与仿真（一）
1、AHB总线概述
AHB：Advanced High-performance Bus,即高级高性能总线。AHB总线是SOC芯片中应用最为广泛的片上总线。下图是一个...
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forkwave
1年前更新
15次阅读
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verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
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forkwave
1年前更新
36次阅读
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Verilog：parameter、localparam的区别和用法
一、区别
parameter: 可以在实例化时修改参数值
localparam:只能在当前模块使用，不能进行实例化
二、用法
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sigstar
1年前更新
4次阅读
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FPGA：逻辑函数的代数法化简
文章目录 逻辑函数的最简形式 逻辑函数的代数化简法 并项法 吸收法 消去法 配项法 示例1 示例2
逻辑函数的最简形式
1．化简逻辑...
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sigstar
1年前更新
8次阅读
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FPGA开发：DTHT11温湿度模块底层驱动编写
1.DTH11外形和参数
2. DHT11 通信方式
1. 单总线说明
DHT11 器件采用简化的单总线通信。单总线即只有一根数据线，系统中的数据...
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Charlie_Jade
1年前更新
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Vivado里如何手动调整编译顺序
通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...
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kikong
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基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？
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磨刀不误砍柴工
什么是时序分析？
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kikong
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基于Xlinx的时序分析与约束（2）—-基础概念（上）
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1、组合逻辑与时序逻辑
2、同步电路和异步电路
3、建立时间与保持时间
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kikong
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Verilog语法之`define、`undef
在这篇文章《从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）》中已经讨论过 `define 的一些用法，但不太深入，所以今天再说道说道。在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和...
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kikong
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Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？
1、一般流程
Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了...
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kikong
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基于Xlinx的时序分析与约束（3）—-基础概念（下）
1、4种基本的时序路径
下图是一张典型的FPGA与上游器件、下游器件通信的示意图：
其可以划分为4条基本的数据路径，...
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kikong
1年前更新
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FPGA时序优化技术之重定时（Retiming）
介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...
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