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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

4年前发布201次阅读

FPGA如何产生相位延迟为0.5ns的两个脉冲？

如题，我不知道使用pll能不能达到这个需求，直接产生1GHz时钟是不太可能，求解答

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菜菜菜纪良

等级-LV1-ChipDebug

4年前发布197次阅读

萌新提问大佬：请问case语句太多有简便得编写方法吗？

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等级-LV1-ChipDebug

5个月前更新196次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

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等级-LV1-ChipDebug

5年前发布194次阅读

串口只接受8位数据，怎样把16位数据分成两组放在寄存器再进行传送

FPGA 通信中发送16位数据到PC机，但是串口只接受8位数据，我把16位分成高低同时传送高低输出的数据不好区分，怎样把16位数据分成两组放在寄存器再进行传送，请教一下朋友们

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等级-LV2-ChipDebug

2年前更新193次阅读

如何通过makefile实现Vivado自动化编译

导言
今天主要介绍通过配置Cygwin（在win环境执行makefile）和Vscode中实现Vivado从建立工程，综合，实现，生成bit，下载等一系...

如何通过makefile实现Vivado自动化编译-ChipDebug

如何通过makefile实现Vivado自动化编译-ChipDebug

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等级-LV3-ChipDebug

2年前更新191次阅读

FPGA时序分析笔记（一）

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等级-LV3-ChipDebug

5年前发布182次阅读

【转】跨时钟域问题学习笔记

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等级-LV2-ChipDebug

7年前发布176次阅读

请教用FPGA做图像缩放，锯齿该怎么消除？

请教个问题，我做图像缩放，用双线性插值，结果缩放后的图像边缘有明显的锯齿，请问一下这个锯齿该怎么消除下，有关键字或者方向提示也行。

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等级-LV1-ChipDebug

3年前发布176次阅读

如何使用AD/DA模块实现FPGA的收发

我有两块FPGA开发板，用其中一个板子产生PWM方波并显示在示波器上，我可以在另外一台电脑上用另一块FPGA开发板采集到板子1产生的波形吗？使用的是AD采集程序，用signaltap2抓取。也就是水声通信实验，一个做发射机，一个做接收机，发射机部分（也就是产生PWM...

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等级-LV1-ChipDebug

2年前更新175次阅读

FPGA 实现视频拉伸或转换

具体情况：输入端是lvds接口的19201080视频，最终输出给2个lvds接口的1080P的屏显示，现在有一个芯片可以分割19201080的视频为两路960*1080，需要FPGA拉伸，付费求解决方案

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等级-LV2-ChipDebug

1年前更新175次阅读

IP核讲解DMA/Bridge Subsystem for PCI Express（一）

一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

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等级-LV1-ChipDebug

4年前发布172次阅读

FPGA网口数据组帧传输项目

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等级-LV2-ChipDebug

2年前更新166次阅读

FPGA Debug经验之谈

这段时间由于在FPGA调试上蛮心累，编译一把要3个小时左右，工程逻辑资源多且复杂，不得不通过调整思路来提高Debug效率：本人...

FPGA Debug经验之谈-ChipDebug

FPGA Debug经验之谈-ChipDebug

FPGA Debug经验之谈-ChipDebug

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FPGA Debug经验之谈-ChipDebug

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等级-LV1-ChipDebug

2年前更新166次阅读

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法

VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

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等级-LV1-ChipDebug

4年前发布164次阅读

FPGA 同步复位为什么不会产生亚稳态

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1179334628@qq.com

等级-LV1-ChipDebug

3年前发布163次阅读

IO port ‘sys_clk’ is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: video_clock_inst/inst/clkin1_ibufg {IBUF} adc_pll_inst/inst/clkin1_ibufg {IBUF}

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等级-LV2-ChipDebug

7年前发布162次阅读

状态机总是莫名其妙的跳变到初始状态，有哪位有经验分享下?

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等级-LV2-ChipDebug

6年前发布160次阅读

请教一个问题，在VHDL这个进程中这两个语句是顺序执行的吗?

请教一个问题，在这个进程中这两个语句是顺序执行的吗?
开始认为是并行执行的。但是进程中的语句顺序执行有这样的说法

请教一个问题，在VHDL这个进程中这两个语句是顺序执行的吗?-ChipDebug

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等级-LV2-ChipDebug

3年前发布160次阅读

log2在verilog里面到底有什么用？

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等级-LV1-ChipDebug

6年前发布160次阅读

有人遇到过modelsim，运行一段时间，就自动闪没了的情况吗？

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等级-LV2-ChipDebug

2年前更新159次阅读

modelsim常见错误亲自踩坑篇

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等级-LV3-ChipDebug

5年前发布158次阅读

【转】应届生面试数字电路设计/FPGA开发工程师岗位总结—— 看得我啼笑皆非

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等级-LV1-ChipDebug

7年前发布156次阅读

1路mipi csi tx 可以传2路视频吗？

如题，1路mipi csi tx 可以传2路视频吗？

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等级-LV1-ChipDebug

2年前更新156次阅读

testbench中,forever产生时钟出错

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等级-LV2-ChipDebug

3年前发布155次阅读

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书

书接上回，娓娓道来！文未见，问先来！
你平时是怎样学习PCIE spec的？你的学习效果怎样？为什么PCIE 会成为目前的主流？为什么P...

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

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[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

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等级-LV2-ChipDebug

6年前发布153次阅读

哪位大神有linux版本的modelsim,能发个网盘连接

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等级-LV3-ChipDebug

2年前更新152次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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等级-LV2-ChipDebug

2年前更新152次阅读

分享几个FPGA常用接口的动态图

觉得有趣就分享一下。1. SPI传输▲ 图1 SPI 数据传输▲ 图1.2 SPI数据传输（2）▲ 图1.3 SPI时序信号2. I²C传输▲ 图1.2.1 I2C...

分享几个FPGA常用接口的动态图-ChipDebug

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分享几个FPGA常用接口的动态图-ChipDebug

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等级-LV3-ChipDebug

5年前发布152次阅读

axi4-lite verilog源码以及注释

`timescale 1 ns / 1 ps modulemyip_v1_0_S00_AXI # ( //Users to add parameters here //User parameters ends //Do not modify the parameters beyond this line //Width of S_AXI data bus parameterinteger C_S_AXI_DATA_WIDTH = 32, //Width of S_AXI ad...

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等级-LV2-ChipDebug

2年前更新151次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

开源PCIe核源代码-ChipDebug

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