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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

7年前发布253次阅读

DDR3 存储器的概念 Write leveling 是什么意思？

最近在用FPGA调试DDR3控制器，看了一些DDR3的文章，发现里面提到Write leveling,但查了半天资料也没搞懂这是什么意思。

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等级-LV3-ChipDebug

2年前更新252次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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等级-LV1-ChipDebug

3年前发布246次阅读

初学FPGA,有时会遇到代码看不懂，怎么解决呢？

初学FPGA，看了野火的和小梅哥的资料和视频，但有的地方的代码看不懂，有没有什么比较好的解决办法呢？

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等级-LV2-ChipDebug

1年前更新245次阅读

Synopsys验证VIP学习笔记（1）Memory模型用法

Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...

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等级-LV1-ChipDebug

1年前更新240次阅读

Vivado里如何手动调整编译顺序

通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...

Vivado里如何手动调整编译顺序-ChipDebug

Vivado里如何手动调整编译顺序-ChipDebug

Vivado里如何手动调整编译顺序-ChipDebug

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等级-LV3-ChipDebug

5年前发布237次阅读

【转】不要verilog HDL设计中生成本地时钟和复位信号

I. 什么是本地时钟和复位我打赌你们当中有很多人，就像我当年在学校的时候一样，并不明白究竟什么叫本地生成的时钟和复位信号。可能你们也正好奇为啥我的老师Iain会那样说我的代码。其实我当年在一份同步设计作业里上交的代码就有点像下面的例子这样。
//====...

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等级-LV1-ChipDebug

1年前更新230次阅读

分享一份EDA虚拟机环境变量设置（仅供学习参考）

0.前言EDA环境变量的设置可以说是芯片验证工程师的一项基本功，环顾四周，发现身边依然有不少小伙伴对EDA环境变量的设置并不是很...

分享一份EDA虚拟机环境变量设置（仅供学习参考）-ChipDebug

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等级-LV2-ChipDebug

2年前更新219次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

开源PCIe核源代码-ChipDebug

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等级-LV2-ChipDebug

3年前发布212次阅读

ASIC和FPGA其实是两个行业,就像verilog和c是两个不同的语言一样

ASICer遇到FPGAer，驴唇不对马嘴。
ASIC还是FPGA，这是个问题。
很多人都觉得同样都是写Verilog的，对于前端设计来说，FPGA和ASIC没什么区别，那么今天我就来告诉你这两个到底有什么不同，甚至从某种程度上来说，我觉得这就是两个行业。
复位不同因为Xlinx的...

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等级-LV1-ChipDebug

4年前发布204次阅读

FPGA如何产生相位延迟为0.5ns的两个脉冲？

如题，我不知道使用pll能不能达到这个需求，直接产生1GHz时钟是不太可能，求解答

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等级-LV2-ChipDebug

1年前更新202次阅读

GD32F470系列1：调用EXMC与FPGA通信实例

GD32F470系列1：调用EXMC与FPGA通信实例一、EXMC简介二、EXMC区域划分及region划分三、读写时序图 1.模式A读时序控制 2.模式A...

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

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菜菜菜纪良

等级-LV1-ChipDebug

4年前发布199次阅读

萌新提问大佬：请问case语句太多有简便得编写方法吗？

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等级-LV1-ChipDebug

5年前发布194次阅读

串口只接受8位数据，怎样把16位数据分成两组放在寄存器再进行传送

FPGA 通信中发送16位数据到PC机，但是串口只接受8位数据，我把16位分成高低同时传送高低输出的数据不好区分，怎样把16位数据分成两组放在寄存器再进行传送，请教一下朋友们

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等级-LV3-ChipDebug

2年前更新194次阅读

FPGA时序分析笔记（一）

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等级-LV2-ChipDebug

1年前更新190次阅读

Synopsys验证VIP学习笔记（3）总线事务的配置和约束

在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...

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等级-LV1-ChipDebug

3年前发布187次阅读

CDC(三)总线半握手跨时钟域处理

简要概述：在上一篇讲了单bit脉冲同步器跨时钟处理，本文讲述控制信号基于脉冲同步机制的总线单向握手跨时钟域处理。由于是单向...

CDC(三)总线半握手跨时钟域处理-ChipDebug

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等级-LV3-ChipDebug

5年前发布184次阅读

【转】跨时钟域问题学习笔记

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等级-LV2-ChipDebug

7年前发布179次阅读

请教用FPGA做图像缩放，锯齿该怎么消除？

请教个问题，我做图像缩放，用双线性插值，结果缩放后的图像边缘有明显的锯齿，请问一下这个锯齿该怎么消除下，有关键字或者方向提示也行。

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等级-LV1-ChipDebug

3年前发布177次阅读

如何使用AD/DA模块实现FPGA的收发

我有两块FPGA开发板，用其中一个板子产生PWM方波并显示在示波器上，我可以在另外一台电脑上用另一块FPGA开发板采集到板子1产生的波形吗？使用的是AD采集程序，用signaltap2抓取。也就是水声通信实验，一个做发射机，一个做接收机，发射机部分（也就是产生PWM...

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等级-LV1-ChipDebug

3年前发布176次阅读

IO port ‘sys_clk’ is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: video_clock_inst/inst/clkin1_ibufg {IBUF} adc_pll_inst/inst/clkin1_ibufg {IBUF}

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等级-LV1-ChipDebug

2年前更新175次阅读

FPGA 实现视频拉伸或转换

具体情况：输入端是lvds接口的19201080视频，最终输出给2个lvds接口的1080P的屏显示，现在有一个芯片可以分割19201080的视频为两路960*1080，需要FPGA拉伸，付费求解决方案

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等级-LV2-ChipDebug

3年前发布174次阅读

一文读懂高速互联的阻抗及反射上中下汇总

一文读懂高速互联的阻抗及反射（上）何为电阻在中学时代，我们就接触了电子学中最简单，也是最基础的电学元件：电阻。根据材料的导电性不同，我们可以把材料分为超导体、导体、半导体、绝缘体，其分类的依据，就是不同材料的电阻率。除了难以获得的超导体，其...

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等级-LV1-ChipDebug

4年前发布174次阅读

FPGA网口数据组帧传输项目

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等级-LV2-ChipDebug

2年前更新173次阅读

FPGA Debug经验之谈

这段时间由于在FPGA调试上蛮心累，编译一把要3个小时左右，工程逻辑资源多且复杂，不得不通过调整思路来提高Debug效率：本人...

FPGA Debug经验之谈-ChipDebug

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FPGA Debug经验之谈-ChipDebug

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等级-LV2-ChipDebug

3年前发布172次阅读

CDC(二) 单bit 脉冲跨时钟域处理

单bit 脉冲跨时钟域处理简要概述：在上一篇讲了总线全握手跨时钟处理，本文讲述单bit脉冲跨时钟域的处理为下一篇总线单向握手跨...

CDC(二) 单bit 脉冲跨时钟域处理-ChipDebug

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2年前更新167次阅读

modelsim常见错误亲自踩坑篇

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等级-LV2-ChipDebug

7年前发布166次阅读

状态机总是莫名其妙的跳变到初始状态，有哪位有经验分享下?

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等级-LV1-ChipDebug

7年前发布165次阅读

1路mipi csi tx 可以传2路视频吗？

如题，1路mipi csi tx 可以传2路视频吗？

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等级-LV2-ChipDebug

3年前发布164次阅读

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书

书接上回，娓娓道来！文未见，问先来！
你平时是怎样学习PCIE spec的？你的学习效果怎样？为什么PCIE 会成为目前的主流？为什么P...

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

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[FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书-ChipDebug

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等级-LV1-ChipDebug

4年前发布164次阅读

FPGA 同步复位为什么不会产生亚稳态

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