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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Yujiaao
2年前更新
26次阅读
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这个Verilog语法你一定不知道
动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接...
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NightBear
2年前更新
19次阅读
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全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程
1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。...
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Adolph
2年前更新
48次阅读
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Xilinx和Altera的FPGA固件如何进行在线升级？
. FPGA也能在线升级？以最常用的Xilinx和Altera公司的FPGA为例，这两家公司的FPGA固件通常保存在外部的一片SPI Flash芯片中，常...
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hfhan
2年前更新
8次阅读
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如何打造一款高效率的Verilog编辑器
简介做FPGA开发的一般都不会使用IDE环境自带的编辑器，一是因为界面不够美观，二是自动补全功能不够完善，编码效率太低。而我经...
+27
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weakish
2年前更新
32次阅读
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FPGA技术面试题（二）
0.1、设计异步FIFO时，要注意
（1）在地址信号跨时钟域时需要对其进行二进制码转格雷码的转换并进行目标时钟域的时钟打两拍同步...
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alienzhou
1年前更新
8次阅读
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FPGA设计中如何才能不出现Latch锁存器
在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器...
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Sahara
2年前更新
27次阅读
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FPGA与ADC数字数据输出的接口
现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供...
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chipdebug
2年前发布
11次阅读
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FPGA 产生伪随机数(LFSR)的verilog代码
挺简单的一段代码，来自Altera（现在的Intel PSG）,不过这个离散程度无法确认。// Copyright 2007 Altera Corporation. All rights reserved.
// Altera products are protected under numerous U.S. and foreign patents,
// maskwork rights, copyrights an...
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vishva
2年前更新
219次阅读
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开源PCIe核源代码
PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...
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vishva
2年前更新
14次阅读
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VHDL的编码风格（Verilog也可参考思想）
挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...
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vishva
2年前更新
13次阅读
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VHDL基本语法总结
VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...
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vishva
2年前更新
53次阅读
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串行外设接口SPI（一）
Serial Peripheral Interface （SPI）是主要应用在嵌入式系统中，用于短距离通信的同步串行通信接口规范。该接口是由摩托罗拉在...
+4
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vishva
2年前更新
51次阅读
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关于VHDL和Verilog模块互相调用的问题
1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件（component），元件的名称...
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vishva
2年前更新
79次阅读
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VHDL语法总结以及编码风格（二）
本教程使用最新的VHDL标准VHDL-2008，该标准可以提高设计人员的工作效率，并且适合用于数字设计入门课程。目前大多数编译器都支...
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vishva
2年前更新
14次阅读
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流水线（一）
流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...
+1
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vishva
2年前更新
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异步FIFO（二）
上一篇文章主要讲解了FIFO的一些概念，这篇文章主要讲解VHDL代码。
代码一共有放在7个文件中，其中一个是测试文件，一个package...
+8
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vishva
2年前更新
28次阅读
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异步FIFO（一）
在进入主题前，先介绍两个概念，亚稳态和格雷码
亚稳态的介绍：
对于采样电路中，一个信号在过渡到另一个时钟域时，如果仅仅用一...
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vishva
2年前更新
61次阅读
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在VScode中自动生成Verilog仿真文件（Python）
一、实现功能1、可以自动创建文件夹2、根据Verilog文件自动生成测试文件模板（TB文件名字是）3、自动打开生成的文件4、自动调取m...
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vishva
2年前更新
29次阅读
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PCIe I/O时钟架构
导言：这篇为PCIe要提及的时钟类型作个小铺垫，可以大致作一个了解，想深入了解可以参考更加细致的文献。 三种基本的I/O架...
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vishva
2年前更新
14次阅读
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PCIe架构概述（二）
不用通用时钟如前所述，PCIe Link不需要通用时钟(Common Clock)，因为它使用源同步模型，这意味着发送器将时钟提供给接收器以...
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vishva
2年前更新
10次阅读
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PCIe架构概述（三）
PCIe专题 设备层简介PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用...
+2
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Poison
2年前更新
42次阅读
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亚稳态详解
一、介绍
在同步系统中，数据始终相对于时钟具有固定的关系 当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间...
+11
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Poison
2年前更新
11次阅读
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时序基础概念专题（一）
一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...
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Poison
2年前更新
14次阅读
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时序基础概念专题（一）
一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...
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Poison
2年前更新
8次阅读
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时序基础概念专题（二）
2.2 时序路径的种类
数字逻辑可以分解为许多时序路径，时序路径可以是以下任意一种：
1、寄存器/锁存器的时钟引脚到另一个寄存器...
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Poison
1年前更新
303次阅读
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IP核讲解DMA/Bridge Subsystem for PCI Express（一）
一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...
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Poison
2年前更新
28次阅读
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学习FPGA的小Tips（一）
一、Verilog 编码风格
（本文的语法高亮因为浏览器的缘故，所以不准确）
1.1 使用“`include编译器指令”
文件包含“`include编译器指令”用于在合成过程中将源文件的全部内容插入到另一个文件中。它通常用于包括全局项目定义，而无需在多个文件中重复相同的...
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Poison
2年前更新
12次阅读
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IIC专题代码篇（二）
三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"
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Poison
2年前更新
14次阅读
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IIC专题代码篇（一）
一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...
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Poison
2年前更新
7次阅读
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IIC专题原理及应用篇（二）
二、结构
I2C内核围绕四个主要模块构建；时钟发生器，字节命令控制器，位命令控制器和DataIO移位寄存器。所有其他模块用于接口或...
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