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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Poison
2年前更新
7次阅读
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IIC专题原理及应用篇（一）
注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...
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Poison
2年前更新
12次阅读
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RTL设计风格及Verilog编码规范（一）
一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发
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Poison
2年前更新
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同步FIFO和异步FIFO原理
一、使用同步FIFO传输数据
在系统设计期间,有几个工作在不同频率上的组件(器件),例如处理器,外围设备等,它们有时可能具有自己的...
+33
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Poison
2年前更新
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RTL设计风格及Verilog编码规范（二）异步时钟处理
一、时钟
1.1 为时钟生成电路建立单独模块
1、对于时钟生成电路，建议使用一个单独的模块管理（复位同样建议这样做）
2、不要对...
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Poison
2年前更新
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PCIe架构概述（四）
PCIe专题非报告事务普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，...
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Poison
2年前更新
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WaveDrom波形软件
一、WaveDrom介绍
这个软件很简单，是以代码的形式来描述波形，有在线版本和软件版本，这里面都有一个简单的介绍文档，几乎不需...
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Poison
2年前更新
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同步复位与异步复位设计技术
一、导言
在具体讨论同步复位和异步之前，我们先提出一些基本原则以及涉及到的问题，在系统中使用同步复位还是异步复位？他们各...
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Poison
2年前更新
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FPGA应用设计的优秀电源管理解决方案~
为FPGA应用设计良好的电源管理解决方案并非简单的任务，而目前已经有许多相关的技术讨论。今天为大家分享的内容一方面旨在找到正...
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Poison
2年前更新
11次阅读
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什么是JESD204标准，为什么我们要重它？
一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前，其作为转换...
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Poison
2年前更新
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如何使用JESD204B同步多个ADC？
许多通信、仪器仪表和信号采集系统需要同时通过多个模数转换器(ADC)对模拟输入信号进行采样。由于这些输入信号各自有不同的延迟...
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Poison
2年前更新
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如何用一个GPIO数字接口测量温度
Q:如果系统中的FPGA/微处理器上只剩下一个GPIO，该如何进行模拟测量？A:可以使用电压-频率转换器代替模数转换器。 在关注机器健...
+12
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Poison
2年前更新
8次阅读
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详析电流隔离 LVDS 接口
信号传输应用常用的方法是低压差分信号传输(LVDS)。这涉及到串行数据传输的既有接口标准 (TIA/EIA-644)，除了极佳的节能特性和高...
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Poison
2年前更新
65次阅读
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Vscode中自动生成Verilog/VHDL模板以及代码自动联想
为了高效开发VHDL/Verilog，使用的编辑器一般会有很多的插件便于用户的开发，比如自动生成测试文件的插件（我当初也发过相关的脚...
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Poison
2年前更新
12次阅读
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CRC基本原理和计算方式
循环冗余校验(CRC) 背景循环冗余校验码(CRC) 是在数字数据的生成、传输、处理或存储过程中用于错误检测的最广泛使用的代码之一...
+16
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Poison
2年前更新
98次阅读
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synplify | 基础操作
基本介绍
Synplify 和 Synplify Pro 是 synopsys提供的专门针对FPGA和CPLD实现的逻辑综合工具; 该软件提供的Symbolic FSM Compil...
+7
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Poison
2年前更新
18次阅读
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PCIe架构概述（一）
导言：今年计划翻译的书，从今天开始了，国内PCIe的书比较少，所以先从PCIe开始。本书名字是：PCI Express Technology第一章讲的...
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Poison
2年前更新
83次阅读
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PCIe架构概述（二）
不用通用时钟(关于Common Clock和Forwarded Clock参阅时钟架构类型） 如前所述，PCIe Link不需要通用时钟(Common Clock)...
+3
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Poison
2年前更新
2次阅读
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PCIe架构概述（三）
设备层简介
PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用于发出信...
+2
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Poison
2年前更新
43次阅读
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PCIe架构概述（四）
非报告事务
普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，标题为...
+6
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Poison
2年前更新
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PCIe架构概述（五）
物理层
概述
物理层是PCIe的最低层次，TLP和DLLP类型的数据包都从数据链路层转发到物理层，以通过链路进行传输，然后转发到接收...
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Poison
2年前更新
11次阅读
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PCIe配置概述（一）
关于前一章
前一章节对 PCIe 体系结构进行了全面介绍，我们将其看作是一种“执行层 （executive level）”概述。它对协议中描述 ...
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2年前更新
11次阅读
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LDO需要关注的重要指标
以下内容来自：ADI智库
LDO 有哪些关键指标，其定义是什么？
输入电压范围：
LDO 的输入电压范围决定了最低的可用输入电源电压。指标可能 提供宽的输入电压范围，但最低输入电压必须超过压降加上想要的输出电压值。例如， 150mV 的压降对于稳定的 2.8V 输出来...
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Poison
2年前更新
134次阅读
关注
Verilog非阻塞赋值添加#1延迟设计讨论
导言：
在进入文章前，先看一段代码如下，这段代码是上次发的IIC的IP核中的一段。
// generate clk enable signal
always @(posedge clk or negedge nReset)
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Poison
2年前更新
17次阅读
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LVDS SerDes 设计
LVDS概述
LVDS (Low Voltage Differential Signaling）是一种小振幅差分信号技术，它使用非常低的幅度信号 (250mV~450mv）通过...
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Poison
2年前更新
135次阅读
关注
MIPI A-PHY℠简介
导言：想要了解未来工业技术某个具体领域的发展方向，追踪一些标准委员会发布的标准或者一些上游芯片企业发布的产品是非常好的方...
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2年前更新
96次阅读
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High Speed Serdes 技术概述（一）
导言：简单介绍一下Serdes的基本概念和技术，希望能够让大家对Serdes有个相对宏观的技术概念。串行器/解串器（Serdes）目前在高...
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2年前更新
52次阅读
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High Speed Serdes 技术概述（二）
1.3 高速Serdes
高速串行器/解串器（HSS）设备是速度为2.5Gbps及以上的I/O接口的主要实现方式。这种设备与源同步接口的区别在于...
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2年前更新
27次阅读
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Riffa PCIe核简单应用综合和报错处理
导言
之前发过riffa的PCIe核，很多朋友反应不会综合，或者出现很多报错，常见的报错就是无法处理，这里出一个简单的教程教大家怎...
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Poison
2年前更新
29次阅读
关注
High Speed Serdes 技术概述（三）
1.3.4 差动驱动器
差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些...
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Poison
2年前更新
8次阅读
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PCIe配置概述（二）
拓展配置空间
在阅读如下讨论时，请参阅图3-3。当PCIe被引入的时候，起初的256byte空间没有足够的区域去容纳所需要新的功能。所...
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