社区标签英特尔/阿尔特拉-ChipDebug-第116页

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英特尔/阿尔特拉

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等级-LV1-ChipDebug

6年前发布15次阅读

当PLL尚未锁定时，如何禁用PLL时钟输出应用于我的设计中的寄存器？

要在PLL未锁定时禁止PLL输出时钟驱动设计中的寄存器，请将时钟控制（ALTCLKCTRL）模块的输入连接到PLL时钟输出，如图1所示.ALTCL...

当PLL尚未锁定时，如何禁用PLL时钟输出应用于我的设计中的寄存器？-ChipDebug

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6年前发布2次阅读

我可以配合3.3-V ^FLEX®6000输出到使用上拉电阻5.0-V信号如果`VCCIO`连接到3.3 V？

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6年前发布8次阅读

更改构建配置会产生意外的结果

C2H编译器不支持Nios II IDE中的多个构建配置（例如Release或Debug）。在特定配置中创建一个或多个加速器后，如果切换到不同的构建配置并创建更多加速器，C2H编译器会生成未定义的结果。解决/修复方法对于特定的SOPC Builder系统和Nios II IDE项目，仅在一个...

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6年前发布5次阅读

为什么Altera不再发布器件输出缓冲器的IV曲线？

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6年前发布13次阅读

尝试从Windows命令行启动或停止jtagserver时，为什么会出现“拒绝访问”错误？

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6年前发布1次阅读

当从帮助菜单打开关于Quartus II SignalTap II逻辑分析器时，Quartus II SignalTap II逻辑分析器退出并出现错误

如果您运行独立的Quartus II SignalTap II逻辑分析器，然后单击帮助菜单上的关于Quartus II SignalTap II逻辑分析器，Quartus II SignalTap II逻辑分析器将退出，其错误类似于以下内容： Internal Error: Sub-system: QUI, File: /quartus/sys/qui/qui_help_...

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6年前发布2次阅读

错误：即使正式验证必须与增量编译设置为完全增量编译一起使用，正式验证的编译也不支持此版本的用户定义分区

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6年前发布9次阅读

对于某些Stratix V块类型，请查看“安装摘要”报告和“保留摘要”报告，以获取清除和异步恢复和删除计时数据

对于某些Stratix V块类型，TimeQuest时序分析器可能会在“安装摘要”报告和“保留摘要”报告中报告清除和异步复位信号的恢复和删除时间，而不是在“恢复摘要”报告和“删除摘要”报告中。受影响的块类型是： M20KLABREAD_FIFOHSSI_8G_TX_PCSHSSI_8G_RX_PCSHSS...

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6年前发布1次阅读

MAX +PLUS®II软件是否为APEX™器件提供配置支持？（MAX + PLUSII版本9.31及更高版本，APEX20K）

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6年前发布8次阅读

为什么SignalTap II逻辑分析仪显示“编程器件继续”消息，即使设计是使用最新的SignalTap II文件（.stp）编译的？

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6年前发布4次阅读

内部错误：子系统：SSC，文件：/ quartus / tsm / sss / sc_timing.cpp，行：93

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6年前发布17次阅读

无论VCCIO电压如何，PCIe®nPERSTPIN都可以接收LVTTL信号吗？

只要输入信号符合LVTTL VIH / VIL规范，并且只要满足100％操作的过冲规范，专用的nPERST引脚可以由3.3V驱动，无论没有电平转换器的存储体的VCCIO电压电平如何如“Stratix V器件的直流和开关特性”中所定义。 Stratix V手册的一章。

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6年前发布5次阅读

警告：“CONV_INTEGER：算术操作数中有’U’|’X’|’W’|’Z’|’ – ‘，它已被转换为0！” （ModelSim，VHDL输出文件（ .vho ））

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6年前发布45次阅读

我可以修改Cyclone系列，Stratix系列和Arria GX系列器件BSDL文件中的DCLK方向，以便在边界扫描期间控制它吗？

是的，您可以修改Cyclone®系列，Stratix®系列（从Stratix II器件开始）和Arria®GX系列器件BSDL文件中的DCLK方向，以便在边界扫描期间对其进行控制。 DCLK的方向取决于FPGA的配置模式。配置模式由FPGA的MSEL引脚定义，当nCONFIG变为高电平时，在上电或重配...

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6年前发布13次阅读

Stratix GX器件中RREFB引脚的正确布局是什么？

每个RREFB引脚都需要一个2 kW的表面贴装电阻连接到Stratix®GX器件的接地层，以防止噪声源远离此连接。该引脚上的直流信号必须尽可能干净，因为它被用作内部参考。 Altera建议尽可能使用最小的电阻封装类型，以最大限度地降低电感。

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6年前发布5次阅读

DPA锁定信号是Stratix II，Stratix II GX和Arria GX器件中数据通过/失败的指示吗？

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6年前发布4次阅读

为什么MAX +PLUS®II软件创建的标准延迟格式输出文件（.sdo）显示某些门的零延迟（例如， `AND` ， `XOR` `OR` ）？

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6年前发布1次阅读

如何在MAX +PLUS®II编程器中选择编程文件？

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6年前发布4次阅读

APEX 20K可编程逻辑器件数据手册中的参数tPCISU，tPCIH和tPCICO是指什么？

当将器件用于外围组件互连（PCI）设计时，这些外部时序参数分别指的是建立时间，保持时间和时钟到输出时间。这些参数考虑了不同的PCI加载和PCI MegaCore TM功能。将在数据表的未来版本中添加对这些参数的描述。

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6年前发布34次阅读

使用altlvds_tx Megafunction时为什么会出现时序违规？

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6年前发布8次阅读

在Quartus II软件的HardCopy或HardCopy II迁移流程中，FPGA中的用户I / O引脚会在等效的HardCopy或HardCopy II器件中迁移到Vref引脚？

Quartus®II软件将用户I / O引脚（用于FPGA）配置为输入三态，以便它们可用作HardCopy或HardCopy II器件中的Vref引脚。这意味着输入缓冲区将被禁用，输出缓冲区将处于三态。由于引脚是三态的，如果使用VREF I / O标准迁移到HardCopy或HardCopy II器件，它们...

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6年前发布2次阅读

当使用自然类型数组实现内存时，是否支持VHD内存推理的ramstyle综合属性？

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6年前发布2次阅读

当我使用Quartus®软件版本2000.09或Quartus II软件版本1.0时，这意味着什么^？我收到此警告：“找不到设计文件C：\ <项目路径> \ bc_ela.tdf”？

如果您正在编译使用Quartus软件版本2000.09或更低版本或Quartus II软件版本1.0中的SignalTap文件（ .stp ）的项目，则可能会收到此警告消息。 bc_ela.tdf文件实际位于\ Quartus \ libraries \ megafunctions目录中。要删除此消息，您需要将\ Quartus \ librar...

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6年前发布25次阅读

错误：JTAG端口<JTAG端口名称>必须连接到I / O引脚

当您在较低级别模块上使用LogicLock™区域时，Quartus®II软件版本3.0 SP2及更早版本中会出现此错误消息，该模块包含JTAG端口的接口，例如Nios /Nios®II调试内核或任何SignalTap® II逻辑分析仪。这些接口使用SLD集线器模块连接到JTAG接口。 LogicLock区域生...

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6年前发布3次阅读

以太网10G MAC在ncsim / vhdl仿真器精加工阶段失败

当您在GUI中启用以下任一设置并以VHDL为目标生成以太网10G MAC时，生成的设计在使用NCSIM仿真器编译时将无法进行精化阶段。 1.启用时间戳=“1” 2.速度=“1GBps / 10Gbps”或“多速10 Mbps - 10 Gbps” 解决/修复方法若要解决此问题，请使用以下命令生成将正...

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6年前发布6次阅读

使用Quartus II软件9.1的Modelsim门级仿真中的“rx_dpa_locked”信号行为是否有任何问题？

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6年前发布6次阅读

我可以仿真ModelSim-Altera中ALTLVDS_RX宏功能的DPA PLL校准行为吗？

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6年前发布3次阅读

Altera ASMI并行宏功能是否支持仿真？

Quartus®II14.0版本中引入了对Altera ASMI并行宏功能的仿真支持。此IP的先前版本没有仿真支持。解决/修复方法要启用仿真，请在IP参数编辑器中的“ 仿真”选项卡下选中此宏功能的“ 启用仿真”选项。

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6年前发布1次阅读

我的FPGA器件的IO焊盘放置指南是否扩展到IO bank边界？

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6年前发布10次阅读

针对下绑定封装中针对Stratix IV GT器件的编译设计失败，并显示错误“收发器模块没有关联的PCI Express硬核IP模块”。

对于以下键合封装为目标的Stratix®IVGT器件的设计，Quartus®II10.0软件错误地将PCI Express硬核IP块放置在底部收发器模块上，该模块没有连接硬核IP模块。设计的编译失败，并显示类似于以下内容的消息：错误：无法分配I / O pad <“pad name”> 到 &l...

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