社区标签赛灵思-ChipDebug-第334页

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赛灵思

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等级-LV2-ChipDebug

8年前发布8次阅读

MIG Spartan-6内存控制器块（MCB）用户界面 – 可以存储多少个命令和多少数据？

描述在Spartan-6内存控制器模块（MCB）设计中，在给定时间可以存储多少命令和多少数据？注意：本答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问...

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8年前发布29次阅读

MIG Spartan-6 MCB用户界面 – 寻址

描述 MIG设计助手的这一部分将指导您获得有关在用户界面进行寻址的信息。注意：本答复记录是Xilinx MIG解决方案中心（Xilinx答...

MIG Spartan-6 MCB用户界面 - 寻址-ChipDebug

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8年前发布6次阅读

13.2 PlanAhead – 错误：NgdBuild：523 – LUT *符号的公式与指定的INIT值不一致

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8年前发布78次阅读

ML507 – 到PC的以太网链路不稳定

描述当通过千兆以太网链路连接到PC时，ML507评估平台可能会显示位错误。解此最大数据/ REFCLK ppm偏移由千兆以太网规范指定为+/- 200 ppm。这也是没有启用二阶环路的Virtex-5 GTXCDR的最大范围;请参见Virtex-6 FPGADC和开关特性数据手册（DS152）中的表24：...

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8年前发布26次阅读

13.2 EDK，SDK – 当我对EDK项目进行更改时，SDK XML文件是否会自动更新？

描述当我更改嵌入式开发工具包（EDK）项目时，软件开发工具包（SDK）XML文件是否会自动更新？解不，不是此刻。但是，可以运行psf2edward命令以使用EDK中更新的XPD或MHS文件更新XML文件。为此，请在SDK（Xilinx Tools - > Launch Shell）中启动Xilinx Shel...

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8年前发布8次阅读

13.2 PlanAhead – 用户选择“不再显示我”后，无法再打开自动排序配置管脚对话框

描述一旦用户在Auto Sort Config Pins对话框中指定“不再显示此信息”，则无法将其重新打开。在打开的项目中，用户打开Netlist Design并选择工具 - > I / O计划 - >设置配置模式。然后，他们更改框选择并单击“确定”。此时他们被问到是否要“显示已...

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8年前发布9次阅读

13.2在SDK中运行“程序FPGA”时，EDK – ELF检查失败

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8年前发布44次阅读

Xilinx串行收发器 – LVDS标准可用于参考时钟吗？

描述该答复记录讨论了支持收发器参考时钟的标准。解 LVPECL和LVDS是用于工业中参考时钟的常用标准。 Virtex-6 FPGA GTX收发器用户指南（UG366）（参见电路板设计指南部分）声明收发器参考时钟支持LVPECL和LVDS标准，但Virtex-6 FPGA GTH收发器用户指南（UG3...

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8年前发布27次阅读

13.2 EDK AXI_QUAD_SPI – “错误：Xst：2647 – 无法运行核心生成器”

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8年前发布74次阅读

Spartan-6 – 我可以使用Sub-LVDS作为Spartan-6 FPGA I / O的输入吗？

描述是否可以通过Sub-LVDS输入驱动Spartan-6 FPGA I / O？解但是，有可能需要检查Sub-LVDS输入的电气特性，以确保其满足Spartan...

Spartan-6 - 我可以使用Sub-LVDS作为Spartan-6 FPGA I / O的输入吗？-ChipDebug

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8年前发布15次阅读

MIG Spartan-6 MCB – 控制器责任

描述 MIG设计助手的这一部分侧重于Spartan-6设计的控制器责任。存储器控制器模块（MCB）负责接收来自用户接口的所有请求。在处理这些请求时，MCB确保满足JEDEC标准/存储器器件的所有功能和时序要求。 MCB仅接收读/写命令，但必须确保发送完成读/写所需的所有...

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8年前发布39次阅读

13.2 EDK，AXI_DMA – axidma_v4_00_a示例’xaxidma_example_simple_intr.c’不正确

描述在'xaxidma_example_simple_intr.c的函数RxIntrHandler（）中，某些参数不正确。解改变自： / *读取待处理的中断* / IrqStatus = XAxiDma_IntrGetIrq（AxiDmaInst，XAXIDMA_DMA_TO_DEVICE）; / *确认待处理的中断* / XAxiDma_IntrAckIrq（AxiDmaInst，Ir...

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8年前发布23次阅读

MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – PHY模块名称已更改，以反映存储器类型

描述从MIG 7系列v1.3开始，PHY模块名称已更改，以反映存储器类型。这是为了避免使用DDR3 SDRAM和QDRII + SRAM组合的多控制器设计的重复文件名。解对于DDR3 SDRAM：所有PHY RTL模块文件名都以“ddr_”为前缀。例如，“mc_phy.v”现在是“ddr_mc_phy.v”。 ...

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8年前发布6次阅读

13.2 EDK – 如何有效地将现有EDK硬件设计导入新的XPS项目

描述将现有EDK硬件设计导入新XPS项目的最有效方法是什么？解在XPS中从现有设计创建新项目只需要几个文件： .MHS文件 .UCF文件（可能是可选的） .PRJ文件（对于AXI SDRAM控制器可能是可选的）自定义IP（可能是可选的）要创建新项目，请按照下列步骤操作： ...

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8年前发布13次阅读

13.2 EDK – 缺少’uselib lib =某些内核中的unisims_ver语句

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8年前发布25次阅读

MIG 7系列v1.3 DDR3 / QDRII + / RLDRAM II – 使用新的存储区选择规则验证UCF是否失败

描述在13.3软件版本中，MIG 7 Series v1.3对一些Bank选择规则进行了更改。这些变化如下：所有地址/控制组都应位于同一个库中。这适用于所有接口。（Xilinx答复41981） MIG 7系列v1.1-v1.2 DDR3 SDRAM - Addr / Cntrl引脚应限于单个Bank 当接口跨越3个库时，...

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8年前发布14次阅读

7系列收发器 – 配置时复位要求

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8年前发布22次阅读

Virtex-7，Kintex-7 – 如何正确设置IBIS-AMI仿真

描述 IBIS-AMI仿真器中的错误设置显示错误的结果。解默认仿真设置无法正常工作。特别是，此模型中每个UI需要64个样本。当使用...

Virtex-7，Kintex-7 - 如何正确设置IBIS-AMI仿真-ChipDebug

Virtex-7，Kintex-7 - 如何正确设置IBIS-AMI仿真-ChipDebug

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8年前发布23次阅读

13.2 EDK，AXI_Interconnect – 从AXI4主站访问AXI4-Lite从站时的DECERR

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8年前发布11次阅读

MIG Spartan-6 MCB – 电路板调试（包括通用，校准和数据错误调试）

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8年前发布59次阅读

MIG Spartan-6 MCB – 通用板级调试

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8年前发布15次阅读

13.2 EDK – 使用以太网IP核的AXI设计的XPS框图生成失败

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8年前发布13次阅读

MIG Spartan-6 MCB – 调试校准失败

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8年前发布29次阅读

MIG Spartan-6 MCB – 调试数据错误

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8年前发布57次阅读

MIG Spartan-6 MCB – 调试端口的使用

描述 MIG Spartan-6 MCB设计包括使用调试端口生成内核的选项。启用调试端口可以在通过ChipScope工具查看常见调试信号的硬件操作期间查看行为。要启用调试端口，请将“内存控制器的调试信号”选项设置为“开”。该选项可在MIG工具的FPGA Options屏幕上找到。在...

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8年前发布53次阅读

MIG Spartan-6 MCB – 隔离读取错误和写入错误

描述当校准失败或硬件中出现数据/位错误时，可能需要确定问题是否与写入或读取有关。此答复记录着重于如何确定写入或读取是否是问题的根本原因。手。此答复记录包含在一系列MIG硬件调试应答记录中，并假设您在启用调试端口的情况下运行MIG示例设计。最好从这...

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8年前发布36次阅读

MIG Spartan-6 MCB – 流程生成器详细信息和使用方法

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8年前发布23次阅读

ChipScope – 核心插入器流程显示MAP“ERROR：TSDatabase：19”

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8年前发布11次阅读

MIG Spartan-6 MCB – 确定哪个校准阶段失败

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8年前发布37次阅读

MIG Virtex-6 DDR2 / DDR3 – 从现有的MMCM资源生成参考clk

描述 Virtex-6 DDR2 / DDR3 MIG设计有两个时钟输入：参考时钟和系统时钟输入。参考时钟驱动设计中的IODELAYCTRL组件，而系统时钟输入用于创建所有MIG设计时钟（用于用户界面，控制器和PHY层）并驱动在基础架构模块中实例化的MMCM。可以从现有MMCM资源生成参...

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