社区标签 FPGA-CPLD-ChipDebug-第358页

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等级-LV1-ChipDebug

8年前发布6次阅读

如何自动安装Quartus®II软件？

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8年前发布15次阅读

为什么我的基于UniPHY的DDR3控制器IP忽略了| s0 | rst_controller | alt_rst_sync_uq1 | reset_out的全局信号分配？

运行基于UniPHY的DDR3 IP pin_assignments.tcl脚本并编译项目后，Quartus®II软件Ignored Assignments Fitter报告错误地显示了对重置信号<instance_name> | s0 | rst_controller | alt_rst_sync_uq1 | reset_out的全局信号分配。解决/修复方法忽略全...

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8年前发布14次阅读

为什么带有多个MPFE端口的DDR3 HMC悬挂在使用ModelSim进行仿真时

启用2个或更多MPFE端口的DDR3硬核存储器控制器（HMC）设计在使用ModelSim®10.1b或更早版本进行仿真时可能会在Avalon总线上遇到锁定状态。每个MPFE端口的avl_ready信号将取消断言低电平并永远保持低电平，从而导致仿真挂起。解决/修复方法此问题的解决方法...

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8年前发布9次阅读

在仿真Stratix V的自定义PHY IP时，使用串行环回模式时，CDR锁定信号可能不稳定

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8年前发布13次阅读

为什么Arria V或Cyclone V器件的协议配置（CvP）与Quartus II软件版本12.1生成的文件失败？

由于已知的软件问题，使用Quartus®II12.1版生成的文件，CvP无法正常工作Arria®V和Cyclone®V器件解决/修复方法此问题计划在Quartus II软件的未来版本中修复。

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8年前发布16次阅读

CPRI宏功能中的HDLC Rx缓冲区有多深？

当在CPRI宏功能模块中启用高级数据链路控制（HDLC）模块时，HDLC控制器模块包含一个用于在慢速控制和维护通道上显示的HDLC流程的接收缓冲区。 HDLC缓冲区的深度为512 x 32字。

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8年前发布9次阅读

错误：分区分配可能会阻止收发器放置 – 此版本的Quartus II软件不支持跨分区的收发器优化。

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8年前发布6次阅读

RapidIO II MegaCore功能用户指南未记录默认情况下开启加扰

默认情况下，RapidIO II IP内核中的加扰/解扰功能已打开。也就是说， LP-Serial Lane n Status 4寄存器的Scrambling/descrambling enabled位的默认值位于偏移量0x220（并且偏移量为0x240,0x260和0x280，具体取决于RapidIO II IP内核变量中的通道数）是1'b1。 ...

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8年前发布9次阅读

C2H编译器不必要地重新生成加速器

即使加速功能未更改，C2H编译器也可能会重新生成加速器。此问题可能是由包含加速函数的C文件包含的文件更改引起的。 C2H编译器无法检查生成的硬件描述语言（HDL）是否与先前生成的HDL匹配，从而导致系统重新生成。解决/修复方法要避免此问题，请将包含文件中...

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8年前发布13次阅读

使用VHDL时，为什么RapidIO II Megacore的仿真失败？

由于Quartus®II软件存在问题，当使用VHDL生成仿真模型时，RapidIO II Megacore的仿真将失败。解决/修复方法您必须使用Verilog仿真模型。计划在Quartus II软件的未来版本中修复此问题。

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8年前发布6次阅读

当使用Quartus®II软件的altufm宏功能的串行外设接口（SPI）或并行接口选项时，MAX®II用户闪存（UFM）模块的内部振荡器是否始终使能？

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8年前发布13次阅读

在Quartus II 11.0和11.0SP1中生成的DDR2和DDR3 SDRAM UniPHY控制器中是否存在“启用自动关机”选项的问题？

是的，基于DDR2和DDR3 SDRAM UniPHY的控制器IP版本11.0和11.0SP1中的“启用自动关机”选项存在问题。启用该选项后，在用户指定的空闲时间周期（自动关机周期）后，控制器会自动将存储器置于关机模式。禁用该选项后，控制器永远不会将内存置于断电状态。如果...

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8年前发布6次阅读

PL-SKT / Q100插座可以用于塑料四方扁平封装（PQFP）和薄四方扁平（TQFP）封装吗？

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8年前发布2次阅读

HP-UX 11.0版是否支持MAX +PLUS®II软件10.0？

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8年前发布29次阅读

用于PCI Express IP内核的Stratix V硬IP无法记录完成超时错误的第一个错误指针

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8年前发布23次阅读

为什么在Fitter阶段会出现以下错误：Termination logic选项设置为Differential for input，但I / O标准不支持设置？

从Quartus Prime软件版本16.0开始，当设计实例化16.0及更高版本中生成的外部存储器接口IP时，您可能会在Fitter阶段看到此错误消息： PLL参考时钟引脚名称 >，但I /不支持设置O标准< 单端I / O标准 > 解决/修复方法要解决此错误，可以执行以下操作之...

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8年前发布4次阅读

我在哪里可以找到MAX + PLUS II工作站的veriuser.c和convert_hex2ver.o文件？

veriuser.c和convert_hex2ver.o文件包含在随UNIX工作站的MAX + PLUS II软件提供的Cadence Verilog-XL仿真器接口中。这些文件的缺省安装目录位于/usr/maxplus2/cadence/verilog directory. 参考MAX + PLUS II软件中的Cadence Tools。在Altera网站上获取更多信...

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8年前发布35次阅读

为什么我在altera_reserved_tck时钟域内看到保持时间违规到节点pzdyqx：nabboc | pzdyqx_impl：pzdyqx_impl_inst | FNUJ6967？

如果您在OpenCore Plus评估模式下使用IP产品，您可能会在Quartus®II软件中看到此节点的保持时间违规。如果您使用具有有效许可证的IP，则会发生此保留时间违规。此保持时间违规不会影响器件操作。解决/修复方法您可以安全地忽略此违规持续时间违规。如果您...

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8年前发布13次阅读

使用SGMII模式时，如何配置三速以太网IP核的Auto_Negotiation功能？

您应该将0设置为三速以太网MegaCore®功能的AUTO_NEGOTIATION_ENABLE和USE_SGMII_AN寄存器，以关闭SGMII自动协商功能。要打开SGMII自动协商功能，应将AUTO_NEGOTIATION_ENABLE和USE_SGMII_AN寄存器设置为1。有关SGMII配置的更多详细信息，请参阅“ 三速以太...

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8年前发布4次阅读

如果我使用为EP610T，EP910T或EP1810T器件生成的编程器目标文件（.pof）编程“非T”Classic™器件，那么Turbo Bit的状态是什么？

“T”器件永久设置Turbo Bit。然而，MAX + PLUS®II软件还允许你开启睿频位或关闭“T”的器件。在为“T”器件编译设计时，Turbo位的状态在编程文件中指定为打开或关闭，但在编程期间被忽略。如果使用为“T”器件生成的编程文件对非“T”器件进行编程，则非“...

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8年前发布10次阅读

Qsys生成目录和临时目录

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8年前发布11次阅读

Cyclone IV GX Pin-Out文件：已知问题

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8年前发布26次阅读

错误：当你的目标是`exec’时，你不能这样做（Excalibur TM，GDB）

在Nios TM GDB调试器中执行以下步骤时，可能会出现此错误：打开hello.out （文件菜单）打开控制台窗口（查看菜单）设置架构nios32 设置remotebaud 115200 如果此时选择加载，则可能会收到此错误，因为您尚未向GDB指定PC上的哪个COM端口要使用。要避免此错...

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8年前发布8次阅读

严重警告：大小为0的DOFF组

当您不使用与QDRII器件连接的DOFF输出信号时，您可能会在Quartus®II软件中看到此警告。您可以放心地忽略此严重警告。

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8年前发布5次阅读

基于ARM的Excalibur™器件中的ARM®处理器支持哪些高级高性能总线（AHB）传输类型？

在基于ARM的嵌入式处理器PLD硬件参考手册1.4版的第21页上，它说：“嵌入式处理器支持以下AHB传输类型：INCR，INCR4和INCR8。” 在第26页的“总线架构”部分中，它说：“支持所有AMBA AHB协议。”根据AMBA规范版本2.0，有8种传输类型：SINGLE，INCR，WRAP4，IN...

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8年前发布33次阅读

100GbE IP核可能无法保持平均最小数据包间隙为12

如果100GbE IP内核变体具有以下两个寄存器设置 TX CRC插入打开（ CRC_CONFIG寄存器的位[0]设置为偏移量0x123）启用TX前导通道打开（位置偏移0x125处的Preamble Pass-Through Configuration寄存器的位[0]）在100％带宽流程期间，IP内核可能无法保持平均最小...

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8年前发布14次阅读

为什么在仿真仿真时，ALTCLKLOCK功能模型中的锁相环（PLL）生成的时钟在时钟周期内完成？

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8年前发布2次阅读

如何使用相同的许可证文件为多个应用程序提供许可证？

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8年前发布4次阅读

Quartus II软件9.1SP1和SP2中的DDR3高性能控制器IP的Registered DIMM（RDIMM）变体是否存在任何已知问题？

是的，在Quartus®II软件和IP版本9.1SP1和9.1SP2的DDR3 RDIMM配置比特流编程到相反的顺序RDIMM模块。要解决此问题，请通过编辑以下部分在生成的HDL文件中的RDIMM_CONFIG_BITS参数中反转比特流： n 在文件<var> _phy_alt_mem_phy_seq_wrapper.v中 - 行：...

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8年前发布2次阅读

QuartusTM软件中是否存在仿真锁相环（PLL）LOCK引脚的问题？

是。在Quartus Simulator中，如果PLL锁定后时钟停止翻转， LOCK引脚将保持高电平。 LOCK引脚应为低电平，以正确演示器件的行为。这被固定在Quartus®II软件2.0版。

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