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Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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等级-LV2-ChipDebug

5年前发布129次阅读

Xilinx UltraScale 介绍与产品选型

1 介绍
Xilinx 全新 16 纳米及 20 纳米 UltraScale™ 系列基于首款架构，不仅覆盖从平面到 FinFET 技术乃至更高技术的多个节点，...

Xilinx UltraScale 介绍与产品选型-ChipDebug

Xilinx UltraScale 介绍与产品选型-ChipDebug

Xilinx UltraScale 介绍与产品选型-ChipDebug

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Xilinx UltraScale 介绍与产品选型-ChipDebug

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等级-LV2-ChipDebug

5年前发布60次阅读

HLS-使用C/C++开发FPGA的IP Core-下

本文为HLS的下半部分。
在本文当中，将涉及如下部分的内容：
1.性能分析报告的读取和分析2.接口类型以及优化的方法
编译报告的分...

HLS-使用C/C++开发FPGA的IP Core-下-ChipDebug

HLS-使用C/C++开发FPGA的IP Core-下-ChipDebug

HLS-使用C/C++开发FPGA的IP Core-下-ChipDebug

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HLS-使用C/C++开发FPGA的IP Core-下-ChipDebug

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等级-LV4-ChipDebug

5年前发布302次阅读

MMCM级联生成时钟是同步还是异步？

在使用Clocking WizardIP Core时，选择时钟源时会显示如下图所示的几个选项。其中Signgle ended clock capable pin和Differentia...

MMCM级联生成时钟是同步还是异步？-ChipDebug

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等级-LV4-ChipDebug

5年前发布687次阅读

vivado report_design_analysis 命令很强大

Vivado提供了命令report_design_analysis，该命令功能强大，不仅可以分析时序，还可用于分析逻辑级数、设计复杂度和拥塞。
时序...

vivado report_design_analysis 命令很强大-ChipDebug

vivado report_design_analysis 命令很强大-ChipDebug

vivado report_design_analysis 命令很强大-ChipDebug

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vivado report_design_analysis 命令很强大-ChipDebug

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等级-LV4-ChipDebug

5年前发布2246次阅读

xilinx 三款Versal FPGA 有何区别？

在7nm工艺节点上，Xilinx推出了Versal系列芯片。与前一代16nm工艺芯片UltraScale Plus相比，在结构上有很大的变化，在性能上有显...

xilinx 三款Versal FPGA 有何区别？-ChipDebug

xilinx 三款Versal FPGA 有何区别？-ChipDebug

xilinx 三款Versal FPGA 有何区别？-ChipDebug

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等级-LV4-ChipDebug

5年前发布147次阅读

Vivado能把RAM综合成异构存储单元吗?

在UltraScale Pluse系列FPGA中，存储单元可以分为三类：SLICEM中的LUTRAM（又称为分布式RAM）、Block RAM和UltraRAM。这三类存储...

Vivado能把RAM综合成异构存储单元吗?-ChipDebug

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等级-LV4-ChipDebug

5年前发布233次阅读

基于FPGA的实时JPEG编码器

1 概述
JPEG，英文全称Joint Photographic Experts Group，即ISO和IEC联合图像专家组。这个专家组负责制定了静态图像压缩标准，...

基于FPGA的实时JPEG编码器-ChipDebug

基于FPGA的实时JPEG编码器-ChipDebug

基于FPGA的实时JPEG编码器-ChipDebug

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等级-LV2-ChipDebug

4年前更新967次阅读

XILINX FPGA大位宽加法运算怎样实现才高效？

这里要求输入数据（两个加数) 的位宽至少大于48-bit，目标是充分利用DSP48的功能，实现高速设计（时钟频率至少400MHz) 。先来看...

XILINX FPGA大位宽加法运算怎样实现才高效？-ChipDebug

XILINX FPGA大位宽加法运算怎样实现才高效？-ChipDebug

XILINX FPGA大位宽加法运算怎样实现才高效？-ChipDebug

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等级-LV1-ChipDebug

6年前发布161次阅读

Xilinx串口通信问题

如图，在Xilinx SDK中我想通过串口打印一些信息来简单验证代码，但是一直显示端口已经连上(我都还没连接了)，而且如此就算了，显...

Xilinx串口通信问题-ChipDebug

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yue-010@163.com

等级-LV1-ChipDebug

6年前发布101次阅读

xilinx fir IP核 7.2版多通道指标信号没有了

xilinx fir IP核 5.0版可以使用多通道指标信号chan_outcomponent fir_decim2port( sclr: in std_logic; clk: in std_logic; ce: in std_logic; nd: in std_logic; rfd: out std_logic; rdy: out std_logic; data_valid: out std_logic; chan_in: out std_logi...

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等级-LV1-ChipDebug

6年前发布81次阅读

pcie ROOT模式下的core无法识别设备问题！

使用VIVADO2017的7_Series_Integrated_Block_for_PCIExpress(PCIe) IP core设置为 ROOT模式，生成 xilinx 自带的core例程，进行...

pcie ROOT模式下的core无法识别设备问题！-ChipDebug

pcie ROOT模式下的core无法识别设备问题！-ChipDebug

pcie ROOT模式下的core无法识别设备问题！-ChipDebug

pcie ROOT模式下的core无法识别设备问题！-ChipDebug

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等级-LV1-ChipDebug

6年前发布288次阅读

关于zynq7000的FUSE_CNTL值，从PL回读显示是加密，但依然可以非加密BOOT，不解求教！

最近使用sd卡引导zynq7000，引导后工作都是正常的。vivado通过jtag读取PL中eFuse的FUSE_CNTL显示00C0，拔掉sd卡后上电能也能检测到PL，但读取eFuse内的各项值都是0。单说第一种情况SD卡存在且启动后，FUSE_CNTL值00C0代表了bit[8] (efuse_secure_boot)为1，表...

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等级-LV1-ChipDebug

6年前发布261次阅读

想问下大家在使用Xilinx A7系列的FPGA来开发SoC时，自己写的IP模块，是如何挂接到总线的Dummy上的？

像这个预留的dummy模块，如果一开始提供的信号参数列表和自己设计的IP信号参数列表不同，不知道要怎么改？

想问下大家在使用Xilinx A7系列的FPGA来开发SoC时，自己写的IP模块，是如何挂接到总线的Dummy上的？-ChipDebug

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等级-LV1-ChipDebug

6年前发布953次阅读

vivado功能仿真ERROR: [Common 17-39] ‘launch_simulation’ failed due to earlier errors.

Vivado Simulator 2017.4Copyright 1986-1999, 2001-2016 Xilinx, Inc. All Rights Reserved.Running: D:/Xilinx/Vivado/2017.4/bin/unwrapped/win64.o/xelab.exe -wto 513e6709b0884fc19e18577b87720c96 –incr –debug typical –relax –mt 2 -L xil_defau...

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等级-LV1-ChipDebug

6年前发布117次阅读

求7 series FPGAs Transceiver Wizard IP的应用实例

本人小白，刚接触到GTH这块，现在需要应用到7 series FPGAs Transceiver Wizard这个IP，看了用户指南不是很会所以想询问是否有关于这个IP的实际应用实例来学习一下，谢谢！

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会飞的假老练

等级-LV1-ChipDebug

6年前发布737次阅读

怎么把xilinx 的AXI-can IP 核配置到正常工作模式

我根据AXI总线的时序，向相应的寄存器写入了配置信息，首先将ip核用硬件复位线复位了，然后配置了工作模式寄存器，传输层寄存器...

怎么把xilinx 的AXI-can IP 核配置到正常工作模式-ChipDebug

怎么把xilinx 的AXI-can IP 核配置到正常工作模式-ChipDebug

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等级-LV1-ChipDebug

6年前发布62次阅读

求助：关于实现类似双边沿单稳态电路的办法，使用的是xilinx的ZYNQ7010。

1、问题：使用xilinx的ZYNQ7010的PL部分实现类似双边沿单稳态触发电路。已知输入信号频率在7.9KHz~8KHz之间波动，波形为方波。当...

求助：关于实现类似双边沿单稳态电路的办法，使用的是xilinx的ZYNQ7010。-ChipDebug

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等级-LV1-ChipDebug

6年前发布63次阅读

用7系列FPGA实现SDH帧定位

有哪位大神用7系列FPGA的GTP/GTH实现SDH帧定位吗？求指导

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等级-LV1-ChipDebug

6年前发布115次阅读

Xilinx platform studio 新建工程闪退

各路大神：在使用 Xilinx platform studio的时候，新建工程就闪退（win10系统），不知各位遇到过没有？如附件图，点击红框就闪退...

Xilinx platform studio 新建工程闪退-ChipDebug

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等级-LV2-ChipDebug

6年前发布877次阅读

如何在xilinx vivado中快速查找目标cell

在用Vivado时，必然会用到Tcl。一方面描述约束时要用到，另一方面执行各种操作典型的如生成各种定制化报告等也会用到。这其中涉及到一个重要问题：如何快速且高效地找到目标单元（cell）。什么是cell可以阅读这篇文章：。通常，Vivado综合后的结果是以层次化...

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等级-LV2-ChipDebug

6年前发布231次阅读

xilinx fpga基础概念, 都是net，有什么区别

pin与pin之间都是通过net相连的，可以看到net举足轻重的地位。通过net可以找到与之相连的pin或cell，而net本身也有一些重要的属性。 net的TYPE属性 net的TYPE属性有四个值，分别是POWER、GROUND、GLOBAL_CLOCK和SIGNAL，表明相应的net是恒接高电平、恒接低电...

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等级-LV2-ChipDebug

6年前发布747次阅读

xilinx fpga基础概念，都是pin，有什么区别？

打开任何阶段的DCP，选中一个cell，按F4，都会显示其Schematic视图。在这个视图中，可以清楚地看到每个cell的pin。小到一个触发器、查找表，大到用户的RTL模块甚至整个顶层设计，都有相应的pin。这里，我们重点了解一下pin的特征，借助这些特征可以帮助我们高...

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6年前发布600次阅读

xilinx 的VIO你用对了吗？

VIO（Virtual Input/Output）有两个主要功能监测设计中的内部信号；**驱动设计中的内部信号。**既然是Virtual（虚拟的），就表明这个输入或输出并不是真实存在于FPGA设计中。下图显示了VIO的输入、输出管脚。其中，输入、输出管脚最大可支持到256位。如果需要...

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等级-LV2-ChipDebug

6年前发布413次阅读

xilinx vivado 的Schematic视图下能看到什么？

Schematic视图可以使我们更直观地看到电路结构、cell和FPGA内部单元的映射关系等，除此之外，我们还能看到其他内容。注：打开任意阶段的DCP文件，都会显示Schematic视图。此外，打开Elaborated Design，也会显示Schematic视图。扇出在Schematic视图下，选...

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等级-LV2-ChipDebug

6年前发布975次阅读

什么是奇偶校验位，如何计算，如何用Verilog实现

奇偶校验位是在一串二进制码的最后添加的一位，它使得整个二进制的1的个数为奇数或者偶数。因此奇偶校验分为两种，奇校验和偶校验。
计算校验位需要对二进制码中的1进行计数。如果**1的数量为奇数，并且使用偶校验，则校验位为1，使得整体1的个数为偶数。如果...

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等级-LV2-ChipDebug

6年前发布58次阅读

关于时序我们要检查哪些内容

RTL的设计完成以后，用EDA软件跑完所有的流程。我们需要检查时序报告来确保设计的可用性。那么在检查时序报告的时候，我们要注意哪些事情呢？
有的人可能认为我只要看时序报告里是不是所有的时序都满足了，我的设计就算合格了。这是个误区。时序报告满足不能...

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等级-LV1-ChipDebug

6年前发布117次阅读

vivado fft 计算结果是不是有问题？

大家好，我用xfft ip核对向量[1,2,3,4,5,6,7,8,0,0,0,0,0,0,0,0]进行FFT，计算结果序列的第一个数据为34（X”22”）。这明显不对，正确的FFT计算结果序列的第一个数据应该是36。为什么ip核会计算出不正确的结果？谢谢大家~
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等级-LV2-ChipDebug

7年前发布264次阅读

xinlinx k7系列fpga的gtx接口用一个时钟两路sdi输出可以吗？

xinlinx k7系列fpga的gtx接口用一个时钟两路sdi输出可以吗？有人说要用两个时钟

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等级-LV2-ChipDebug

7年前发布837次阅读

XILINX vivado中debug总是经常提示 the core clock is slow or no core connected for this ila

最近调DDR3时，vivado中debug总是经常提示 the core clock is slow or no core connected for this ila，触发时钟用的是MIG出来的ui_clk,之前一直能用，现在却一直无法跑起来，示波器看到200mhz外部时钟正常，电压也正常，不知道是什么原因？

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等级-LV2-ChipDebug

7年前发布409次阅读

ISE14.7进行后仿真的时候总是报ERROR:Simulator:702 – Can not find design unit work.glbl in library work located at isim/work

请问我用ISE14.7进行后仿真的时候总是报ERROR:Simulator:702 - Can not find design unit work.glbl in library work located at isim/work是什么原因呢，我也试着把glbl加进去可是每次一运行就丢失了

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