首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 422
关注 120
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
1.1I/5.1i UNISIMS——将CKDLL/DCM除法属性设置为“2”以外的值是不成功的(VHDL)
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1IS7 JTAGProgrammer-“错误:JTAG-”(DEVICE1):由于数据错误导致配置失败。必须用BitGen中启用的BSCANIX状态选项生成比特流。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
3.1i ViTEX II速度文件- ViTEX II注册乘法器的改进延迟建模
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
3.1i ViTEX II速度文件-差分缓冲器不正确的延迟
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i ViTEX/ViTEX-E速度文件-ViTEX/ViTEX-E速度文件中-0p列的电容值已过时
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
3.1i VyTEXII NGDBuild -错误:NGDBuild:468输出垫网
不是由输出符号驱动的(BuffgCE,BufgCex1)
xilinx_wiki
7年前发布
6
0
0
xilinx_wiki
3.1i,速度文件- Service PACK 8基于硅测量发布先进ViTEX II速度文件
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
**过时的***芯片-芯片显示器核心插入器不启动后,WebPACK已安装
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
4.1ISIS-在项目导航器的编辑->首选项>进程对话框中复制ALT+A快捷键。
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
MODESIM(MXE,SE,PE)-“致命:错误:SDF文件需要Xilinx原始库”(VHDL,Verilog)
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
4.1i核心生成器-不会在Solaris 5.6(欧洲)上启动:错误:LD。SO 1:…致命:重新定位错误:文件/Ur/OpenWI/LB/LaLaLe/ISO8591-1/XOMEURO。2:符号XLCCOMPILRESURCELIST:未找到引用符号
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i TrCE,时序分析器-跟踪报告多路复用时钟路径的最小偏移量
xilinx_wiki
7年前发布
6
0
0
xilinx_wiki
ViTEX-E-I只计算ViTEX50E FG256引脚输出表中的164个通用I/O引脚,但数据表中有176个。造成这种差异的原因是什么?
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
FPGA I/O -差分输入,如LVDS或LVPECL,不被驱动吗?
xilinx_wiki
7年前发布
55
0
0
xilinx_wiki
SpartanII -更新Service PACK 8中的包文件
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
DUP到SOLN 993
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
HDL Bunter——当执行时钟计时时,如何在波形中异步切换输入信号?
xilinx_wiki
7年前发布
8
0
0
xilinx_wiki
3.1i ViTEX II PAR砂子不服从Reed-Solomon核中的RPM约束。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
电缆-应该使用什么端口标准与平行电缆III?(双向,ECP,还是EPP?)
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
3.1i VITEX PAR砂纸在特定设计的低工作水平下获得更好的结果。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i VIETEX-MAP -反转不被推进到片状RAM的数据输入中。
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
3.1i VIETEX II PAR路由器不使用从IOBs到DCM输入的专用路由资源。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i ViTEX II PAR砂纸在带有锁定TBUFS的设计上崩溃。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i ViTEXII PAL时钟网不使用全局资源,尽管使用UsLoWixW线约束。
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
3.1i ViTEXII PAR砂矿未能满足有效的区域组约束。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
3.1i ViTEX-II MAP-不正确的裁剪行为影响VCITEX II的PCI-X内核中的时序。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i ViTEX II PAR砂纸在“完成初始时序分析”后立即崩溃。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
3.1I VIETEX PAR成本表结果MPPR和非MPPR不匹配。
xilinx_wiki
7年前发布
7
0
0
xilinx_wiki
3.1IXST错误:“(VHPX0334)VHDL转储目录中有太多实体。”
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
4.1i xST -“错误:xST:612 -数据损坏(NGOUT)不能找到DM单元
(增量综合)
xilinx_wiki
7年前发布
3
0
0
上一页
1
…
219
220
221
222
223
…
368
下一页
跳转
120人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
422
阅读
24.7W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则