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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Poison
3年前更新
9次阅读
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如何使用JESD204B同步多个ADC？
许多通信、仪器仪表和信号采集系统需要同时通过多个模数转换器(ADC)对模拟输入信号进行采样。由于这些输入信号各自有不同的延迟...
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comehope
3年前更新
9次阅读
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设计一个 RISC-V CPU，第 1 部分：软件工程师如何学习FPGA和硬件设计描述语言
作者 | Hannah McLaughlin译者 | Sambodhi策划 | 凌敏本文最初发表于作者个人网站，经原作者 Hannah McLaughlin 授权，InfoQ 中...
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vishva
3年前更新
9次阅读
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异步FIFO（二）
上一篇文章主要讲解了FIFO的一些概念，这篇文章主要讲解VHDL代码。
代码一共有放在7个文件中，其中一个是测试文件，一个package...
+8
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Mr_taotie
2年前更新
8次阅读
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中科大FPGA OL应用：数据选择器、跑马灯
1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...
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Jackle910
3年前更新
8次阅读
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FPGA时序约束之时钟周期约束
1. 时钟周期约束： 时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约...
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popomao
2年前更新
8次阅读
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关于FPGA CPU设计的一些心得体会
最近在设计cpu，是基于mips32指令的体系。设计的很头疼，但是花了时间后发现其实还是蛮有趣的，而且还有一些技巧在里面，今天我就分享出来。1.首先要把CPU放到最大化角度来看待这个问题:2.0版本中,CPU可以用更小、更轻量级的方式去处理它们之间的关系;3.1版本...
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Harman
2年前更新
8次阅读
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FPGA：组合逻辑电路的设计
文章目录 组合逻辑电路的设计 组合逻辑电路的设计步骤 组合逻辑电路的设计举例 例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...
+1
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jenmyliu
3年前更新
8次阅读
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FPGA入门-查找表结构和乘积项结构
查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线...
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Poison
3年前更新
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Constraint I/O Delay
About Constraining I/O Delay
为了精确对外部时序进行建模，必须要给出input和output端口的时序信息。因为Vivado仅能给出FPGA内部的时序信息，所以工程师需要用以下命令具体指出FPGA外部的时序延迟信息。
• set_input_delay
• set_output_delay
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Poison
3年前更新
8次阅读
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IIC专题原理及应用篇（二）
二、结构
I2C内核围绕四个主要模块构建；时钟发生器，字节命令控制器，位命令控制器和DataIO移位寄存器。所有其他模块用于接口或...
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hongting
3年前更新
8次阅读
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verilog中的 & 运算符作为单目运算符时使用
module test( input [2:0] a, output[2:0] b ); assign b = &a;
endmodule 在上述代码中assign b = &a实际上等效于...
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alienzhou
2年前更新
8次阅读
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FPGA设计中如何才能不出现Latch锁存器
在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器...
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littleLyon
3年前更新
7次阅读
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滤波器的功能和分类
滤波器是一种选频装置，可以使信号中特定的频率成分通过，而极大地衰减其它频率成分。在测试装置中，利用滤波器的这种选频作用，可以滤除干扰噪声或进行频谱分析。
广义地讲，任何一种信息传输的通道（媒质）都可视为是一种滤波器。因为，任何装置的响应特性...
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Harman
2年前更新
7次阅读
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Verilog:模块结构/assign/always[学习笔记day3]
1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成： 端口...
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jenmyliu
3年前更新
7次阅读
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FPGA静态时序分析—IO口时序
1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛...
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Poison
3年前更新
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High Speed Serdes 技术概述（三）
1.3.4 差动驱动器
差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些...
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Jackle910
3年前更新
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FPGA学习-FIFO使用小结
FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要...
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wanakaka
3年前发布
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FPGA学习-FPGA中逻辑复制
在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。1． 信号驱动级数非常大，扇出很大，需要增加驱动力 逻辑复制...
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luozz
2年前更新
6次阅读
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FPGA自动仿真的tcl脚本分享
quit -sim
.main clear
vlib work
vlog ./tb_fsm.v //仿真文件名
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jenmyliu
3年前更新
6次阅读
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FPGA开发流程每一环节的物理含义和实现目标
FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当...
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Poison
3年前更新
6次阅读
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FPGA复位信号设计讨论
复位概述复位作为电子系统中最常见的信号同时也是最重要的信号，它对工程师整体的设计表现有着极大的影响。复位信号可能深刻影响...
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Sahara
3年前更新
6次阅读
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FPGA学习— Verilog快速入门
Verilog HDL（Hardware Description Language）是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，具有灵活性高、易学...
+21
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comehope
3年前更新
6次阅读
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FPGA 基本模块的主要功能
1．可编程输入/输出单元（I/O 单元）
FPGA 的 I/O 单元被划分为若干个组（Bank），每个 Bank 的接口标准由其接口电压 VCCO 决定...
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Incess
3年前更新
6次阅读
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FPGA时钟系统的移植
ASIC 和FPGA芯片的内核之间最大的不同莫过于时钟结构。ASIC设计需要采用诸如时钟树综合、时钟延迟匹配等方式对整个时钟结构进行...
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ipqsn
3年前更新
6次阅读
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数字ic基础-FPGA中的memory and block ram
am：random access memory
FPGA中存储数据的几种方式
1.DFF 也就是D触发器，但只保存1bit，数据大了浪费资源
2.利用look up tab...
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Charlie_Jade
3年前更新
6次阅读
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ADC内部原理知道吗？
01 前言用了这么久ADC,从没细看过ADC的内部原理和如何获得最佳精度，今天看到一篇ST的官方文档讲的不错，这里整理分享给大家。02...
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Zack
2年前更新
6次阅读
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FPGA之按键控制LED
一、按键开关
1、按键开关（轻触开关）：主要是指轻触式按键开关，属于电子元器件类，使用时以满足操作力的条件向开关操作方向施...
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littleLyon
3年前更新
6次阅读
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为什么以及如何使用聚合物铝电容器为 CPU、ASIC、FPGA 和 USB 有效供电
在设计 USB 电源以及电子系统和子系统（包括 IC、特定应用 IC (ASIC)、中央处理器 (CPU) 和现场可编程门阵列 (FPGA)）的功率输...
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Firmware
1年前发布
5次阅读
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XCELIUMMAIN23.03.002（含patch）
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yinhk
3年前发布
5次阅读
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FPGA开发 TCL 常用命令
pwd获取当前目录cd进入目录glob 返回模式匹配的文件名， 经常用来列目录。用法示例
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