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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Sahara
4年前更新
21次阅读
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System Verilog中fork…join、join_none和join_none的用法和解析
标准的Verilog对语句有两种分组方式——使用begin…end或fork…join，begin…end中的语句以顺序方式执行，而fork…join中的语句则以并发方式执行。后者的不足是必须等fork…join内的所有语句都执行完以后才能继续块内后续的处理。因此，在Verilog的测试平台中...
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Jackle910
4年前更新
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FPGA时序约束之时钟周期约束
1. 时钟周期约束： 时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约...
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Poison
4年前更新
21次阅读
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IIC专题代码篇（二）
三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"
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Poison
4年前更新
21次阅读
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时序基础概念专题（一）
一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...
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Airkids_zz
4年前更新
21次阅读
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在配置FPGA器件时的常见问题及其解决方法
FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...
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senntyou
3年前更新
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system verilog 时序逻辑程序中推断组合逻辑？
使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...
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Simeone_xu
4年前更新
20次阅读
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FPGA性能问题探讨（一）
最近遇到一个问题，FPGA的性能不够，业务场景是CPU给FPGA发送报文，FPGA处理完成后返回给CPU，在CPU测看到FPGA的性能比较低，然...
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Poison
4年前更新
20次阅读
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IIC专题代码篇（一）
一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...
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Harman
3年前更新
20次阅读
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VHDL实现动态数码管驱动
目录
简介:
程序设计：
下载验证：
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Poison
4年前更新
19次阅读
关注
时序基础概念专题（二）
2.2 时序路径的种类
数字逻辑可以分解为许多时序路径，时序路径可以是以下任意一种：
1、寄存器/锁存器的时钟引脚到另一个寄存器...
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alienzhou
3年前更新
19次阅读
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FPGA设计中如何才能不出现Latch锁存器
在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器...
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wuzhihua2
3年前更新
19次阅读
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FPGA状态机中的独热编码（One-hot）Fsm onehot
独热编码即 One-Hot 编码，又称一位有效编码，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都有它独立的寄存器位，...
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forkwave
3年前更新
19次阅读
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verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
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geekdechao
3年前更新
19次阅读
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axi原子访问
exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;
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Zack
4年前更新
18次阅读
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锁存器、触发器、寄存器和缓冲器的区别
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不...
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liximomo
3年前更新
17次阅读
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FPGA：数字电路简介
文章目录 数字电路的历史 电子管时代 晶体管时代 半导体集成电路IC 时代 IC的发展阶段 EDA (Electronics Design Automation) 技...
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Firmware
2年前发布
17次阅读
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XCELIUMMAIN23.03.002（含patch）
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Incess
4年前更新
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FPGA时钟系统的移植
ASIC 和FPGA芯片的内核之间最大的不同莫过于时钟结构。ASIC设计需要采用诸如时钟树综合、时钟延迟匹配等方式对整个时钟结构进行...
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Zack
3年前更新
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FPGA之按键控制LED
一、按键开关
1、按键开关（轻触开关）：主要是指轻触式按键开关，属于电子元器件类，使用时以满足操作力的条件向开关操作方向施...
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fifo
3年前发布
16次阅读
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DAC产生刺激信号，求大佬解答
用SPI配置寄存器输出刺激信号，寄存器配置的数据没有问题，ila抓到的时序和返回的数据也都是对的，硬件也没有问题，还有什么地方会有问题啊，想了好几天了，还是没解决？
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mscststs
4年前更新
15次阅读
关注
芯片架构师需要思考的一些问题
我们认为半导体世界中的许多事情是理所当然的，但如果几十年前做出的某些决定不再可行或最优了，我们应该怎么办？我们看到了一个...
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BertramChen
4年前更新
15次阅读
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FPGA学习经验总结
在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解...
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小南鲸
2年前更新
15次阅读
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提问
接口转换 将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）
module sramif #(
聽 聽 聽parameter integer NUM_CPUS = 1,
聽 聽 聽parameter integer AXI_SRAM_ID = 12
)(
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wanakaka
4年前发布
14次阅读
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FPGA学习-FPGA中逻辑复制
在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。1． 信号驱动级数非常大，扇出很大，需要增加驱动力 逻辑复制...
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chipdebug
4年前发布
14次阅读
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FPGA 产生伪随机数(LFSR)的verilog代码
挺简单的一段代码，来自Altera（现在的Intel PSG）,不过这个离散程度无法确认。// Copyright 2007 Altera Corporation. All rights reserved.
// Altera products are protected under numerous U.S. and foreign patents,
// maskwork rights, copyrights an...
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Poison
4年前更新
14次阅读
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IIC专题原理及应用篇（一）
注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...
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comehope
4年前更新
14次阅读
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FPGA 基本模块的主要功能
1．可编程输入/输出单元（I/O 单元）
FPGA 的 I/O 单元被划分为若干个组（Bank），每个 Bank 的接口标准由其接口电压 VCCO 决定...
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hongting
4年前更新
14次阅读
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FPGA 中的 Noc
FPGA基本盘一直是通信设备、音视频解码、加密协议、信号处理、汽车军工石油等高利润领域，但是这使得它无法大量普及，需要找更大的市场。
于是，首先需要降低开发难度。于是，xilinx推出统一开发平台，希望大家都能使用FPGA是解决并行运算的问...
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hongting
4年前更新
14次阅读
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verilog中的 & 运算符作为单目运算符时使用
module test( input [2:0] a, output[2:0] b ); assign b = &a;
endmodule 在上述代码中assign b = &a实际上等效于...
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Harman
3年前更新
14次阅读
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Verilog:模块结构/assign/always[学习笔记day3]
1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成： 端口...
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