论坛标签 ISE_Design_Suite-ChipDebug-第2页

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ISE_Design_Suite

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等级-LV1-ChipDebug

6年前发布11次阅读

MIG – 所有版本 – Spartan-6 – DDR3 – MCB仿真模型在仿真模型中引发警告。

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等级-LV1-ChipDebug

6年前发布15次阅读

MIG v3.5，Spartan-6 – 自刷新路径 – 综合设计在时序上失败

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等级-LV1-ChipDebug

6年前发布18次阅读

MIG Spartan-6 MCB LPDDR – 是否支持深度掉电模式？

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等级-LV1-ChipDebug

6年前发布9次阅读

MIG Virtex-6 DDR2 / DDR3 – x4 RDIMM的映射不正确

描述 MIG为x4 RDIMM的dq-dqs映射生成线性地址方案，而在内存部分上这是非线性的。解在MIG v3.9中发现了这种差异，导致x4 RDIMM引脚分配不正确。从MIG v3.91开始，在MIG GUI中添加了一个通知，告知用户当选择x4 RDIMM时，MIG不会根据内存部件数据表为x4 RDIM...

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等级-LV1-ChipDebug

6年前发布10次阅读

许可 – 我的ZC702 TRD设计失败，出现“ERROR：EDK：1596 -IPNAME：axi_vtc …”。如何生成AXI_VTC IP评估许可证？

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等级-LV1-ChipDebug

6年前发布16次阅读

MIG Virtex-6 v3.8 DDR3 – 当我的测试台没有驱动时，为什么我在A12地址线上看到’x’？

描述当使用我自己的测试平台仿真MIG Virtex-6 DDR3设计时，我看到地址位A12为'X'，即使我没有在我的测试台上驱动这一位。使用MIG测试台时，我没有看到这个问题，只有在使用我自己的时候。是什么导致这种情况？解 ddr3_addr [12]不是由用户驱动，而是由MIG...

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等级-LV2-ChipDebug

6年前发布61次阅读

ModelSim – 致命：（vsim-7）无法在rb模式下打开VHDL文件“./fir_core_init.mif”

描述运行实例化包含初始化数据的核心（通过COE或MIF文件）的设计仿真会导致以下错误： #Loading xilinxcorelib.fir_compiler_v5_0_mac_fir（behavioral）＃**致命：（vsim-7）无法在rb模式下打开VHDL文件“./dor_ddc_fir_hb2.mif”。＃无此文件或目录。（...

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6年前发布25次阅读

许可 – 如何重新托管许可？

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6年前发布13次阅读

MAP /约束系统 – 由于大的分组整合，MAP在“更新时序模型”期间挂起

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6年前发布14次阅读

12.1 CompXlib – 64位CompXlib使ModelSim DE变灰

描述 ModelSim DE在64位CompXlib中显示为灰色。为什么会这样？解 64位操作系统不支持ModelSim DE。 64位操作系统也不支持 ModelSim PE ，所以要么这个选项也应该变灰，否则ModelSim DE不应该变灰。这种不一致性将在以后的版本中得到纠正。要编译库，请使...

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6年前发布22次阅读

FPGA编辑器 – 如何添加IDDR / ODDR组件？

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6年前发布18次阅读

MAP – 警告：时序 – 时钟修改反馈COMP pll_base_i / PLL_ADV形成一个不完整的循环。

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等级-LV2-ChipDebug

6年前发布8次阅读

12.2 TRCE – PERIOD约束所涵盖的路径显示为不受约束，为什么？

描述我在设计中有一个从触发器（FF）到另一个FF的路径，源和目标都是相同（甚至相关）PERIOD约束的成员。然而，它们之间的路径显示为不受约束。为什么我看到这种行为？解该问题通常与作为多个时间组的成员的源和/或目的地相关联。当组件是多个时间组的成...

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等级-LV2-ChipDebug

6年前发布13次阅读

14.7 XST – 如何在XST和Project Navigator中定义Verilog宏？

描述如何在XST和Project Navigator中定义Verilog宏？解在Project Navigator中有几种方法可以为XST定义宏或使用包含文件。在XST命令行模式下使用 -define 选项。将值放在{braces}中。用空格分隔每个宏。示例： -define {WIDE = 16 DEPTH = 1024 DEBUG_COD...

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6年前发布9次阅读

客户服务 – 如何订购DVD？

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6年前发布15次阅读

ModelSim PE / SE – 从ISE启动ModelSim时modelsim.ini的搜索顺序是什么？

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等级-LV2-ChipDebug

6年前发布49次阅读

ModelSim – 错误：（vcom-7）在读取模式下无法打开设计单元文件“”

描述 ModelSim中发生以下编译错误：错误：（vcom-7）在读取模式下无法打开设计单元文件“” 这个错误的原因是什么？解此（vcom-7）错误消息表示尝试在读取模式下打开指定文件时出现问题。您需要验证路径是否存在以及您是否在目录中具有正确的权限。如果在...

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等级-LV2-ChipDebug

6年前发布82次阅读

XST的设计助手 – 推断锁存器的原因

描述该答复记录将描述为什么可以推断出锁存器。注意：本答复记录是Xilinx XST解决方案中心（Xilinx答复38927）的一部分。 Xilinx XST解决方案中心可用于解决与XST相关的所有问题。无论是开始新设计还是解决问题，请使用XST解决方案中心来指导您获取正确的...

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6年前发布16次阅读

约束 – “错误：约束系统：58 – 约束：NET / INST”xxx“与任何设计对象都不匹配”

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等级-LV2-ChipDebug

6年前发布15次阅读

时序分析器 – 在变量模式下使用IDELAY时不需要OFFSET IN

描述 OFFSET IN Constraint用于分析I / O时序，并可通过运行静态时序分析来确定I / O接口的最大速度。在某些情况下，DPA（动态相位对齐）通过在可变模式下使用IDELAY包含在设计中，并且它可以增加最大接口速度。 OFFSET IN约束是否适用于此类配置？解静态时...

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6年前发布43次阅读

时序分析器/ TRCE – 如何在时序分析中计算时钟偏差？

描述在分析建立/保持时间时，时序分析器会考虑时钟偏差。 Clock Skew如何计算？解时钟偏移是源（SRC）时钟路径和目标（DST）时...

时序分析器/ TRCE - 如何在时序分析中计算时钟偏差？-ChipDebug

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6年前发布52次阅读

时序设计助手 – 时序收敛和约束设置

描述一般答案记录，解释如何为时序收敛设置时序约束。解注册登记（PERIOD）相关（Xilinx答复18877） - 13.1时序分析器/约束 - 使用FF（门时钟）进行除法电路会导致PERIOD分析出现问题（Xilinx答复16717） - 12.1时序分析器/约束 - 不分析PERIOD约束（Xil...

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等级-LV2-ChipDebug

6年前发布16次阅读

ISE SmartXplorer – SmartXplorer报告的时间分数与PAR报告中的时间分数不同。

描述在某些情况下，当我运行SmartXplorer时，报告的时间分数不为零。但是，在复制结果并重新运行布局布线（PAR）流后，PAR报告（* .par）中的时间分数为零。解造成这种差异的原因是SmartXplorer中报告的时间分数来自时间报告（* .twr），而不是来自PAR结果...

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等级-LV2-ChipDebug

6年前发布7次阅读

Project Navigator – 有没有办法一次向项目添加多个文件？

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6年前发布13次阅读

许可 – Xilinx提供哪些类型的许可？

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6年前发布13次阅读

许可 – 什么是节点锁定许可？

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6年前发布11次阅读

许可 – 当SmartXplorer或ExploreAhead在网络机器上生成多个作业时，将签出多少许可证？

描述当SmartXplorer或ExploreAhead在网络机器上生成多个作业时，将检出多少许可证？解一。使用浮动网络许可证，SmartXplorer和ExploreAhead将仅检出一个ISE许可证或席位，即使许多（例如30个）MAP或PAR的同时产生正在许多（例如，30个）不同的网络机器上进行...

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等级-LV2-ChipDebug

6年前发布15次阅读

许可 – ISE和Vivado WebPACK工具是否需要FLEX许可证？

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等级-LV2-ChipDebug

6年前发布9次阅读

13.1约束 – TPTHRU约束未应用于所有路径，如何解决该问题？

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等级-LV2-ChipDebug

6年前发布44次阅读

许可 – 如何找到FLEX HostID？

描述如何找到应用于锁定许可证或将许可证与特定计算机或USB Dongle关联的FLEX HostID？解您可以通过以下任何方式获取FLEX HostID：打开Xilinx许可证管理器（XLCM）在“管理Xilinx许可证”选项卡的底部，XLCM将列出找到的所有有效主机ID，包括网络接口卡ID...

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