社区标签 xilinx-ChipDebug-第18页

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等级-LV1-ChipDebug

6年前发布9次阅读

6.1i安装 – “windu_clientd：错误：无法按要求分配16种Windows系统颜色。” Linux上的错误

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6年前发布7次阅读

6.1i XPower CPLD – 如果输入设置为0 MHz，估计活动率过程可能会失败

问题描述一般问题描述：在我的CPLD设计中，输入设置为0 MHz，估计活动费率过程无法正常工作。解决/修复方法您可以通过在适当的输入频率上输入非常小的非零值来解决此问题。

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6年前发布14次阅读

6.1i XPower – 为CPLD设计输入VCC = 0 V会产生无效的功率数据

问题描述一般问题描述：当我在CPLD设计中为VCC输入0 V时，这会导致“摘要”选项卡下的“动态电流和功率”，“电池寿命”以及“当前”选项卡中的所有字段指示-1。＃J。解决/修复方法只有当VCC在数据手册允许的工作范围内时，精确的功率估算才有效。下一版XP...

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6年前发布13次阅读

6.1i ISE – 在Project Navigator中，回读选项不适用于Spartan-3项目

问题描述关键词：回读，Spartan-3，ISE，选项，生成编程文件解决/修复方法 http://support.xilinx.com/support/techsup/sw_updates

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6年前发布10次阅读

6.1i ISE – 综合一个Schematic设计给出：“FATAL_ERROR：Xst：Portability / export / Port_Main.h：127：1.13 – 这个应用程序发现了一个特例……”

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6年前发布4次阅读

6.1i CPLD CPLDFit – 文本装配器报告中的HDL方程式始终采用ABEL格式（“-ofmt”开关无法生成VHDL或Verilog方程式）

问题描述紧迫性：标准一般问题描述： HDL方程式的选项允许我选择显示已实现方程的语言。这不适用于文本fitter报告;方程总是在ABEL中。解决/修复方法目前，只有VHDL和Verilog方程可以显示在HTML报告中。 6.1i软件版本中已修复此问题。

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6年前发布10次阅读

6.1i PACE – 在Constraints Editor中分配引脚后，PACE会给出错误并删除约束

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6年前发布10次阅读

6.1i ISE – “错误：16 – 第20行。模块'testbench'与之前定义的同名模块冲突……“

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6年前发布4次阅读

6.1i ISE – 项目导航器文件 – > HTML报告打开时，打开请求将发送到我的HTML浏览器

问题描述关键字：文件，开放，浏览器，HTML，源，文本，Project Navigator，VHDL，Verilog，报告，CPLD，fitter解决/修复方法

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6年前发布6次阅读

6.1i PACE / NGDBuild – 使用HDL在PACE中分配引脚，NGDBuild报告端口不匹配错误

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6年前发布9次阅读

Project Navigator – CPLD Fitter报告要求Mozilla目录指向Linux平台上的JRE

问题描述要在Linux平台上阅读HTML格式版本的CPLD Fitter报告，对于Mozilla Browser版本1.0.1和Netscape 7浏览器，Mozilla目录必须指向JRE。解决/修复方法

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6年前发布21次阅读

8.1i PACE – HDL文件中不支持MSB和LSB总线顺序

问题描述关键词：MSB，LSB，订单解决/修复方法

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6年前发布8次阅读

6.1i PACE – 我无法显示QPRO Virtex Hi-Rel / Rad-Hard系列器件

问题描述关键词：QPRO，Rad，Hard 解决/修复方法

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6年前发布13次阅读

11.1时序分析器 – 交叉探测与FPGA编辑器不一致

问题描述使用ISE时，交叉探测在我的计算机上不能始终如一。如何进行交叉探测工作？解决/修复方法在Timing Analyzer中选择逻辑资源时，FPGA Editor偶尔会生成以下警告： “无法选择sym LVDS_DATA / SERDES_TX / tx3 / ddr_reg3 / FF1。” 这是关联逻辑和物理...

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6年前发布10次阅读

6.1i CPLDFit – VHDL / Verilog方程似乎不正确

问题描述一般问题描述：我的VHDL和Verilog格式的有源低三态输出方程是不正确的;使能信号被反转。例：给出以下逻辑： dout <= din when（en ='0'）其他'Z' 得到的等式是： dout <= din when（en ='1'）else'Z' 解决/修复方法这只是一个可以安全忽略的...

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6年前发布10次阅读

6.1i时钟向导 – 电路板偏移流程不会限制低频模式范围内的2倍时钟

问题描述关键字：体系结构，DCM，高，频率，周期，DLL_FREQUENCY_MODE，HF，LF，DRC 一般问题描述：当我在时钟向导的电路板偏移流程中选择“CLK2X”时，2X时钟不受低频模式范围的限制。这应受DRC的限制，因为CLK2X只能用于低频范围。解决/修复方法最新的6.1...

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6年前发布7次阅读

8.1i TAEngine CPLD – 详细的静态时序分析报告中未显示时序约束的性能信息

问题描述一般问题描述：时序约束在摘要报告中列为“遇到”或“未达到”，但在详细时间报告中根本没有提及它们。解决/修复方法要解决此问题，请在摘要模式下重新运行时序分析报告，或使用时序分析器查看时序约束。这将在未来的设计工具版本中修复。

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6年前发布3次阅读

6.1i CPLDFit – HTML报告仅适用于美国英语

问题描述一般问题描述： HTML fitter报告在非美国英语Windows操作系统上无法正常运行。解决/修复方法要解决此问题，请通过在ISE中选择以下内容来恢复到基于文本的fitter报告：编辑 - >首选项 - >文本

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6年前发布8次阅读

6.1i时钟向导/ ECS – 来自XAW或VHDL / Verilog实例化模板的Schematic符号会产生错误的STATUS总线宽度

问题描述一般问题描述：当我使用时钟向导从XAW文件生成Schematic符号时，会使用8位STATUS总线创建符号。 STATUS总线应为3位或（2：0）。结果，在综合期间发生错误。解决/修复方法此问题计划在ISE 7.1i软件版本中修复。

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6年前发布25次阅读

6.1i iMPACT – 删除PROM修订版时iMPACT崩溃

问题描述紧迫性：很热一般问题描述：当我使用Prom文件生成模式创建一个带有一个修订的PROM文件，然后我删除此修订版时，iMPACT崩溃了。解决/修复方法这个问题将在6.1i Service Pack 1中修复，该服务包将于2003年9月中旬发布。

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6年前发布9次阅读

6.1i iMPACT – PROM修订：如果选择“修改”或“添加PROM”，将打开一个不正确的对话框

问题描述紧迫性：很热一般问题描述：在PROM文件生成模式下添加Xilinx Platform Flash PROM（XCF）后，如果选择“修改”或“添加PROM”，则会错误地打开“选择并行PROM”对话框。解决/修复方法此问题已在6.1i Service Pack 1中修复，该服务包将于2003年9月中...

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6年前发布6次阅读

6.1i iMPACT – PROM文件生成模式：当我添加其他PROM时，使用的百分比不会更新

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6年前发布23次阅读

6.1i iMPACT – 当我向Virtex-II Pro器件分配新的比特流时，未加载新的“.bit”文件

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6年前发布7次阅读

6.1i体系结构向导 – 当我调用体系结构向导时，不显示整个窗口，也不显示“下一步”按钮（Linux）

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6年前发布16次阅读

Virtex-II Pro PowerPC – 片上存储器（OCM）的运行速度与PowerPC CPU中的缓存阵列一样快吗？

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6年前发布6次阅读

6.1i ECS – 当宏CC16CCLED上置为清零时，TC变为高电平

问题描述关键词：CC16CCLED，TC，clear，terminal，count，ECS，ecs 解决/修复方法

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6年前发布28次阅读

6.1i ECS – RTLSchematicViewer在Linux Red Hat下运行不正常

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6年前发布3次阅读

6.1i iMPACT – 当我对启用了OTF的XBR（CoolRunner-II）进行编程时，“ERROR：iMPACT – '1'：Done位无法正确编程”报告

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6年前发布25次阅读

6.1i CPLD – “错误：Cpld：1063 – 设计包含XXX个宏单元，超出器件限制YYY”

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6年前发布25次阅读

7.1i CPLD – “错误：Cpld：1064 – 设计规则检查错误。安装过程已停止”

问题描述一般问题描述：当我实现CPLD设计时，会出现类似于以下内容的错误消息： “错误：Cpld：1064 - 设计规则检查错误。安装过程停止。” 解决/修复方法此通用错误消息表明CPLD Fitter由于违反了硬件限制而未开始符合设计要求。此错误之前是另一条消息，指...

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