Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者， 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
2年前更新2116次阅读
6年前发布1599次阅读
3年前发布1559次阅读
2年前更新1225次阅读
3年前发布1210次阅读
6年前发布1149次阅读
6年前发布1020次阅读
1年前更新1006次阅读
6年前发布1004次阅读
4年前发布886次阅读
6年前发布807次阅读
6年前发布771次阅读
6年前发布706次阅读
![Vivado - [Place 30-678]无法进行时钟区域分区-ChipDebug](/upfiles/contention_from_BUFGCTRL_at_top_201606141115082135.jpg)
![Vivado - [Place 30-678]无法进行时钟区域分区-ChipDebug](/upfiles/clk_muxing_structure_201606141115265270.jpg)
6年前发布702次阅读
4年前发布682次阅读
6年前发布673次阅读
2年前更新651次阅读
6年前发布634次阅读
5年前发布595次阅读
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者， 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
帖子
1.1W+
互动
376
阅读
22.4W+
搜索
最新的帖子
PLL的输入和输出可以抽象为是一个比例关系，例如你就填2M输入，8M输出，实际上你输入1-4M，那么输出就会在4~16M内变动。不过我没试过，不确定1-4M这么低的频率PLL能不能锁定，另外，锁定时间未知。