Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者， 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
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![Vivado - [Place 30-678]无法进行时钟区域分区-ChipDebug](/upfiles/contention_from_BUFGCTRL_at_top_201606141115082135.jpg)
![Vivado - [Place 30-678]无法进行时钟区域分区-ChipDebug](/upfiles/clk_muxing_structure_201606141115265270.jpg)
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赛灵思是FPGA、可编程SoC及ACAP的发明者， 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
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PLL的输入和输出可以抽象为是一个比例关系，例如你就填2M输入，8M输出，实际上你输入1-4M，那么输出就会在4~16M内变动。不过我没试过，不确定1-4M这么低的频率PLL能不能锁定，另外，锁定时间未知。