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Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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等级-LV2-ChipDebug

6年前发布600次阅读

xilinx 的VIO你用对了吗？

VIO（Virtual Input/Output）有两个主要功能监测设计中的内部信号；**驱动设计中的内部信号。**既然是Virtual（虚拟的），就表明这个输入或输出并不是真实存在于FPGA设计中。下图显示了VIO的输入、输出管脚。其中，输入、输出管脚最大可支持到256位。如果需要...

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等级-LV1-ChipDebug

4年前更新586次阅读

赛灵思的DDR IP手册ug586翻译和学习（1）

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（1）-ChipDebug

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等级-LV2-ChipDebug

8年前发布581次阅读

VIVADO – VIVADO综合-“错误：[网表29—77 ]不能替换（单元格顶部）、库“工作”、文件“nFoFLE”（因为“端口接口不匹配”）（单元格顶部、库“工作”、文件顶部.EDN）

描述当解析EDIF文件时，标题中提到的错误消息表明，由于端口接口不匹配，不能使用较低级别的EDF或NGC文件。解决方案这通常是由于EDF文件与RTL视图中的端口不匹配。若要绕过此错误信息，请阅读EDF文件，并确保顶部列出的端口与RTL级别端口匹配。

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等级-LV1-ChipDebug

4年前更新581次阅读

赛灵思的DDR IP手册ug586翻译和学习（10）第十章 DDR校准

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR校准。 Figure 1-97...

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8年前发布566次阅读

MIG 7系列DDR3 SDRAM – Vccaux_io的使用和要求

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4年前更新557次阅读

全网最全xilinx ise vivado license 分享，可以用到2037年！！！

# 2037年之前的任何ISE_Vivado版本（包括HLS、AccelDSP、System Generator、软硬CPU、SOC、嵌入式Linux、重配置等等功能）都是永久使用。使用本license文件时要改名，文件名不能有汉字和空格。新建txt文件，复制以上内容到txt文件，然后改名为 vivadoLicence....

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等级-LV1-ChipDebug

3年前更新543次阅读

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）设置步骤其他
设置步骤
①打开Vivado的任意一个可以运行的工程
...

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

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【技巧】Vivado 仿真器simulation显示模拟波形图（非数字波形）-ChipDebug

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8年前发布533次阅读

2012.2 Vivado – 更改'run'名称会导致：错误：[Common 17-48]找不到文件：… / project_1/project_1.data/runs/synth_2/synth_2.psg

描述在属性窗口中更改运行的名称后，会出现此问题。例如：在“设计运行”选项卡中突出显示synth_1 在Synthesis Run Properties...

2012.2 Vivado - 更改'run'名称会导致：错误：[Common 17-48]找不到文件：... / project_1/project_1.data/runs/synth_2/synth_2.psg-ChipDebug

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8年前发布523次阅读

Vivado实现 – 错误：[放置30-574] I / O引脚和BUFG之间的布线布局不佳

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8年前发布519次阅读

Vivado实施 – 错误：[放置30-494]设计是空的

描述在Vivado中打开.dcp文件后，在综合优化之后，目前尚不清楚如何运行实现。链接顶部设计后，会看到一个空项目错误。步骤如下...

Vivado实施 - 错误：[放置30-494]设计是空的-ChipDebug

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8年前发布514次阅读

Vivado约束 – create_generated_clock命令的常见用例

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等级-LV2-ChipDebug

3年前更新512次阅读

缩短Vivado编译时间（5）：使用IP Cache

在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

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缩短Vivado编译时间（5）：使用IP Cache-ChipDebug

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等级-LV4-ChipDebug

7年前发布494次阅读

针对xilinx FPGA设计的低功耗优化分析

笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大...

针对xilinx FPGA设计的低功耗优化分析-ChipDebug

针对xilinx FPGA设计的低功耗优化分析-ChipDebug

针对xilinx FPGA设计的低功耗优化分析-ChipDebug

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针对xilinx FPGA设计的低功耗优化分析-ChipDebug

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8年前发布479次阅读

Zynq UltraScale + MPSoC – 引导和配置

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3年前更新477次阅读

AXI实战(一)-搭建简单仿真环境

AXI实战(一)-搭建简单仿真环境
看完在本文后，你将可能拥有：一个可以仿真AXI/AXI_Lite总线的完美主端(Master)或从端(Slave) 一...

AXI实战(一)-搭建简单仿真环境-ChipDebug

AXI实战(一)-搭建简单仿真环境-ChipDebug

AXI实战(一)-搭建简单仿真环境-ChipDebug

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8年前发布469次阅读

LATTICE FPGA DDR3 控制器的类型选择DIMM 1T/2T timing模式指的是什么？

我在使用LATTICE DDR3控制器IP时，由于我使用的DIMM,里面有一个选项是1T/2T Mode，请问这个是什么意思，这个功能有什么用处？

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等级-LV1-ChipDebug

4年前更新469次阅读

xilinx FPGA开发工具Vivado下查看芯片资源

在芯片选型时，我们常常需要查看芯片的资源情况，此时，就要用到选型手册。通常，Xilinx对于每个系列的FPGA都会有对应的选型手册...

xilinx FPGA开发工具Vivado下查看芯片资源-ChipDebug

xilinx FPGA开发工具Vivado下查看芯片资源-ChipDebug

xilinx FPGA开发工具Vivado下查看芯片资源-ChipDebug

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8年前发布467次阅读

AXI互连 – 为什么AXI互连ID宽度为0？如何计算ID宽度？

描述当使用AXI互连和其他AXI基础设施模块（如交叉开关，数据宽度转换器或协议转换器）时，我注意到AWID / WID / BID / ARID / RID信号宽度发生变化，有时会完全消失。为什么会这样？解 AXI交互的ID宽度可以通过AXI互连进行更改，通常用于协议转换或区域节省...

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2年前更新467次阅读

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集

1，硬件工作环境
ADC：ADS52J90。FPGA：kintex7。供电：12V/4A 直流电源。该板卡最多外接32通道2Vpp模拟信号以及20路外部触发信...

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集-ChipDebug

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集-ChipDebug

ADS52J90开发笔记(5)—LVDS_16通道_12bit_80MSPS数据采集-ChipDebug

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8年前发布454次阅读

Vivado计时 – 什么是TNS，WNS，THS和WHS？

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4年前更新450次阅读

Vivado 中Xilinx FPGA的 DDR4仿真

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的
Virtex7 Microblaze下DDR3测试
再右键，打开IP的Example Design，这样...

Vivado 中Xilinx FPGA的 DDR4仿真-ChipDebug

Vivado 中Xilinx FPGA的 DDR4仿真-ChipDebug

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4年前更新449次阅读

Vivado HLS权威中文教程来了！

大家看翻译和审阅也知道这本书比较权威了吧，现在笔者免费分享《FPGA并行编程》，百度云链接如下：有人问c++什么教程比较好，配...

Vivado HLS权威中文教程来了！-ChipDebug

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等级-LV2-ChipDebug

8年前发布448次阅读

安装 – Vivado设计工具上的操作系统（OS）支持

描述此答复记录总结了当前和过去Xilinx Vivado设计工具版本的发行说明的操作系统支持部分。解有关Vivado设计工具的最新操作系统支持，请参阅（UG973） - Vivado Design Suite用户指南：发行说明，安装和许可。 https://www.xilinx.com/cgi-bin/docs/rdoc?v=l...

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8年前发布434次阅读

MPSoC GTR – 如何连接GTR引脚

描述使用GTR或未使用GTR时如何连接GTR引脚？解以下是GTR引脚的说明。这将被添加到（UG583）。销迪尔描述 PS_MGTREFCLK0P / PS_MGTREFCLK0N PS_MGTREFCLK1P / PS_MGTREFCLK1N PS_MGTREFCLK2P / PS_MGTREFCLK2N PS_MGTREFCLK3P / PS_MGTREFCLK3N 在（PAD）差...

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等级-LV2-ChipDebug

8年前发布432次阅读

14.7 ISE – Artix-7和Zynq器件支持澄清

描述 UG631表2-1（第8页）指出ISE支持“All”Zynq和Artix-7器件。但是，在Project Navigator中，我只能选择XC7Z010，XC7Z020，XC7Z030和XC7Z045 Zynq器件以及XC7A100T和XC7A200T Artix-7器件。不支持较新的Zynq器件（7Z015和7Z035），不支持较新的Artix-7器...

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等级-LV2-ChipDebug

8年前发布432次阅读

7系列FPGA – 通过DRP动态重配MMCM / PLL的地址和值是什么？

描述通过应用笔记和相关参考设计支持7系列FPGA MMCM和PLL的DRP功能。解 XAPP888 MMCM和PLL动态重配置（ https://www.xilinx.com/support/documentation/application_notes/xapp888_7Series_DynamicRecon.pdf ）详细介绍了DRP功能。提供HDL参考设计以及应用...

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等级-LV2-ChipDebug

3年前更新429次阅读

vivado编译报错 [Synth 8-439]

博主在编译block desgin时出现报错8-439并提示有IP核没有找到。
前提：本人的设计中用了两个axi4-stream data fifo的IP核作跨时...

vivado编译报错 [Synth 8-439]-ChipDebug

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等级-LV4-ChipDebug

7年前发布419次阅读

FPGA的发展历程简介

1. FPGA发展历史FPGA是从晶体管、集成电路、PLD等的过程发展而来的，是未了满足日益增长的技术需要而新出的一种技术，现在运用范...

FPGA的发展历程简介-ChipDebug

FPGA的发展历程简介-ChipDebug

FPGA的发展历程简介-ChipDebug

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FPGA的发展历程简介-ChipDebug

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等级-LV2-ChipDebug

8年前发布418次阅读

14.1 Zynq-7000 – 为什么在使用反馈时钟时QSPI编程不工作？

描述当编程或操作时钟频率大于FQSPICLK2的QSPI器件时（见DS187），MIO [8]（qspi_sclk_fb_out）只能浮动或连接到PCB上的上拉/下拉电阻，以及Quad-SPI必须启用外部环回。在使能反馈时钟模式的QSPI时，检查MIO [8]引脚是否未连接到Zynq TRM中所述的任何其他电...

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4年前更新418次阅读

linux vivado安装时卡在最后一步解决方案

在ubuntu上安装vivado2021.1时，一直卡在最后一步：generating installed device list
安装其他版本也出现过该问题。
image-2022...

linux vivado安装时卡在最后一步解决方案-ChipDebug

linux vivado安装时卡在最后一步解决方案-ChipDebug

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