首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 379
关注 108
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
F1.4仿真器:仿真FPGAExpress网表返回警告9218:未知PIN名称
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
基础F1.5:改变综合选项给出了模糊的“力更新”消息
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
M1.4 PAR – FPGAExpress2.1.1设计与不完全的RLLC规范失败的PAR。
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
F1.5 I/F2.1IXabel:ABEL编译器在网络驱动器上安装时不运行
xilinx_wiki
6年前发布
14
0
0
xilinx_wiki
当使用杠杆引导时,AX4/F1.4 PAR PAR在放置XC40125XV时发生碰撞。
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
M1.5:警告:Base: 158个周期TimeSuxxxx具有TimeGrp’xxx,它只包含Pad元件。或垫和同步元件的混合物。
xilinx_wiki
6年前发布
6
0
0
xilinx_wiki
5×X总线符号在XNF、EDIF和UCF上不同。
xilinx_wiki
6年前发布
5
0
0
xilinx_wiki
2.1i,V1.5 COREGEN,Java:“NoCuffeDeFinDurror:Xilinx/WigGe/Frime/PANELISTENER”
xilinx_wiki
6年前发布
5
0
0
xilinx_wiki
F1.5项目档案:档案可能需要几分钟才能开始在Windows NT
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
A-1使用-M(使用多个节点)需要在路径中提供“ping”命令。
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
DATABOK 1998:引脚位置为40E/X不同意W/PUTOUT
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
F1.4,F1.5示意图:注释中的层次下降被禁用
xilinx_wiki
6年前发布
6
0
0
xilinx_wiki
DATABOK 1998:第10-2页上的土地宽度文档错误
xilinx_wiki
6年前发布
5
0
0
xilinx_wiki
4.2i基础-项目偏好变更被移交给其他项目
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
A1.4/F1.4 MAP- FATALL错误:x4kMa:x4kMcARARR.C:1134:1.122.1211
xilinx_wiki
6年前发布
87
0
0
xilinx_wiki
基础F1.4:5200设计与XACT给予XNFPREP错误3701:init参数不支持
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
M1.x EPIC -增加读回能力
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
HW-112-哪些器件支持这个XilinxProgrammer?
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
A1.4/F1.4映射-映射下降内部CLB连接,破坏逻辑。
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
M1.5 9500 /XL约束编辑器-使用BUFG符号在约束编辑器中不可见的时钟垫
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
V1.5 COREGEN,VIEW逻辑,HP:“错误:由于IOExtExchange退出的VIEWCLogic接口:JavaIO.IOExc:没有足够的空间”在HPUX平台上
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
列奥纳多:如何改变列奥纳多的命中率。(快速,Nodelay)
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
V1.5核心生成器-错误(固定)时间戳/日期在EDF中产生的核心生成器。
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
4.1IXC4000 MAP-连接到TDO焊盘当信号合并时丢失(警告:X4KDR:23…COMP……”DIAYRSCI“没有任何正在使用的引脚”
xilinx_wiki
6年前发布
31
0
0
xilinx_wiki
F1.4仿真器:选择“仿真单组件”选项时删除公式
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
V1.5,V1.4核心发电机-定点速度优化乘法器缺少CE引脚。
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
V1.5,V1.4核心生成器,Solaris -“负载系数”浏览器显示所有文件,而不是仅用.COE扩展文件。
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
V1.5核心生成器“视图init值按钮”不支持VIETEX块RAM。
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
4.1i核心生成器- 4000个单端口RAM、双端口RAM、注册ROM和SDA FIR滤波器的数据宽度被限制在31以下
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
V1.5,V1.4核心生成器-“磁盘满”条件可能导致CalEGEN无限循环(错误:java. Io.IOExt:Read Error)。
xilinx_wiki
6年前发布
7
0
0
上一页
1
…
312
313
314
315
316
…
367
下一页
跳转
108人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
379
阅读
22.4W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则