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FPGA CPLD
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FPGA开源项目
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chipdebug
45天前更新
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在FPGA上实现轻量级的AXI-4接口的DDR3控制器开源代码
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Poison
2年前更新
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FPGA/IC开源网站推荐
之前零零散散的推荐过相关的网站和开源项目，现在汇总一下几个特别优秀的开源项目或者网站。具体的网站概述和基本操作见视频，视频有点长。OpenCores开源IP聚集地，里面有大量I2C，SPI，CAN，微处理器等IP，视频中的I2C代码经常会被开源处理器调用，有Veril...
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chipdebug
24天前更新
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可以在各种FPGA上运行的开源逻辑分析仪
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chipdebug
4个月前更新
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在Xilinx Artix-7 FPGA上实现DP接口（DisplayPort）的开源代码
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Poison
1年前更新
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以太网IP核代码（verilog）
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chipdebug
1年前更新
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开源的ZYNQ核心板
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Poison
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FPGA/IC优质开源项目（二）
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Poison
2年前更新
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FPGA/IC优质开源项目（三）AXI
今天主要介绍AXI的开源项目1Alexforencich的AXI介绍主要包含AXI-lite，AXI，包含crossbar以及interconnect等，完成度非常高，语言为Verilog。主要文件以及仓库地址如下：rtl/arbiter.v : Parametrizable arbiter
rtl/...
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chipdebug
1年前更新
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使用FPGA实现Sigma-Delta ADC 论文源码免费分享
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chipdebug
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FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码
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chipdebug
2年前发布
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FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码
iRISC-V - 32 位双发 RISC-V CPUGithub：http: //github.com/ultraembedded/biriscv特征32 位 RISC-V ISA CPU 内核。超标...
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chipdebug
2个月前更新
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基于FPGA的视频播放器
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chipdebug
24天前更新
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FPGA上开源的高性能JPEG解码器verilog源代码免费分享
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chipdebug
2年前更新
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一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器
一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。该内核已针对协同仿真模型进行了测试，并在 FPGA ...
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brianway
1年前更新
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雷达抗干扰FPGA实现（项目工程源代码免费下载）
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vishva
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FPGA/IC优质开源项目（七）综合
导言本期主要带来VHDL的开源项目，也是第一次集中发VHDL的IP，包括：AXI-full（VHDL），AXI-lite（VHDL），Datamover（VHDL），M...
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chipdebug
1年前更新
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FPGA实现USB转UART串口的开源代码
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Randal
31天前更新
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FPGA开源项目 – USB3.0回环传输测试
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vishva
2年前更新
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FPGA/IC优质开源项目（四）Corundum
1基本介绍Corundum 是一种基于 FPGA 的开源、高性能 NIC 和网络计算平台。功能包括高性能数据路径、10G/25G/100G 以太网、PCI ...
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mscststs
1年前更新
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如何将 FPGA 变成 USB 数据采集板
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jenmyliu
1年前更新
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FPGA实现电机霍尔编码器模块
一. 简介
想要知道直流电机的转速，就需要用到编码器，常用的编码器有霍尔和光电两种，但是光电编码器比较贵(性能好于霍尔)，所...
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jenmyliu
1年前更新
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FPGA实现PID控制算法
一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...
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chipdebug
2年前发布
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uriscv – 另一个开源的可在FPGA上运行的小型 RISC-V CPU verilog源码
简单、小型、多周期的 32 位 RISC-V CPU 实现。大多数指令需要 2 个周期，除了需要 4 个以上周期的加载/存储（取决于内存延迟）和最多可能需要 34 个周期的除法。特征32 位 RISC-V ISA CPU 内核。支持 RISC-V 的整数 (I)、乘除法 (M) 和 CSR 指令 (Z) 扩展 (R...
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jenmyliu
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FPGA实现直流电机驱动(速度位置控制)
一. 简介
本篇文章将介绍如何使用FPGA实现一个直流有刷电机控制器，主要包括 速度控制 和 角度控制(好像在无刷电机控制中，习惯...
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hfhan
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【开源】竖亥：实测FPGA平台上HBM的惊人带宽！
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Poison
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AXI-Stream的IP核
今天带来的开源IP是AXI-Stream 语言：Verilog来源：https://github.com/alexforencich/verilog-axis/介绍：AXI Stream 总线组件的集合。大多数组件的接口宽度都可以完全参数化。包括带有智能总线协同仿真端点的完整 MyHDL 测试平台。特点：AXI stream bus wi...
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jenmyliu
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FPGA实现MPU6050姿态解算
一. 简介
在之前的文章中(很久之前了(CSND中))，已经通过FPGA获取到了MPU6050的六轴数据: 三轴加速 和 三轴角速度，但是没有对它进行然后处理。那么在本篇文章中，将利用Cordic算法来进行姿态解算。
二. 踩坑分享
在进行姿态解算分享之前，先分享一个踩坑...
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chipdebug
2年前发布
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FPGA上最简单的 DVI / HDMI frame_buffer(帧缓冲区)开源代码
该组件允许将 DVI/HDMI 输出添加到您的 FPGA 项目中。IP 从外部 AXI-4 内存目标获取像素数据，并转换为适合从 FPGA 驱动 DVI 或 ...
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chipdebug
1年前更新
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xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码
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wndcld
6个月前发布
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开源Verilog可重用CBB模块（带仿真平台）分享
TinyCBB使用教程TinyCBB （微型Common Building Block）中包含很多verilog语言编写的可重用RTL模块。包括但不限于累加器、仲裁器、有/无符号运算、异步逻辑同步器、CIC/FIR滤波器、格雷码/独热码转换器、CRC/PRBS生成器/检测器、ECC编解码器、同步/异步/字节/...
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