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FPGA CPLD
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jenmyliu
2年前更新
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FPGA实现平衡小车
一. 硬件介绍
底板资源:
TB6612电机驱动芯片 * 2
MPU6050陀螺仪
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chipdebug
3年前更新
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FPGA上可以使用的开源USB-CDC 设备IP核 verilog源码分享
该组件是一个简单的 USB 外设接口（设备）实现，枚举为高速 (480Mbit/s) 或全速 (12Mbit/s) CDC-ACM 设备。该 IP 具有用于输入和输出数据的简单 FIFO 接口（有效、数据、接受），以及用于连接到 USB PHY 的 UTMI 接口。特征高速或全速 USB CDC 设备。硬件枚举...
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chipdebug
2年前更新
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xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码
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chipdebug
3年前更新
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适用于xilinx FPGA的 FTDI FT245 同步异步 FIFO 桥接源码
FTDI FT245 同步/异步 FIFO 桥该组件提供了从 FTDI 异步或同步 FIFO 接口（例如在 FT245 或 FT2232 上找到）到 AXI4 主设备和 GPIO 接口的桥接。FT2232 等设备必须使用 FTDI 的 FT_PROG EEPROM 编程工具切换到 FIFO 模式。支持它的 FTDI 设备的异步和同步模式...
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chipdebug
3年前发布
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开源的可用于FPGA的usb 协议监听IP
这个IP核是一个 HS/FS USB2.0 分析器（USB 总线嗅探器）。该内核监控 UTMI 接口并通过 AXI-4 总线主接口将看到的流量记录到内存缓冲区。可以连续提取日志格式（连续捕获模式），或者当内存缓冲区已满时内核可以停止捕获（单次模式）。使用 AXI4-Lite 从接口执...
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chipdebug
2年前更新
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xilinx FPGA上可以使用的UART 转 AXI 调试桥接verilog源码
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chipdebug
3年前更新
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FPGA上的AXI-4接口的RAM Tester 测试 verilog源码
这是个用于在32位的AXI-4总线上进行内存性能读写测试的IP Core.它也能用于读写校验。访问是通过AXI-4突发操作完成的。简单用例如下：##################################################################
# run_ram_test: Write pattern to RAM array
######...
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chipdebug
3年前更新
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FPGA实现MMC（和衍生标准）主机控制器的开源代码
进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...
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Zedddd
1个月前发布
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AXI4总线互联模块源码
最近写了个支持在多家公司器件平台上使用的AXI4_INTERCONENCT模块，支持功能:可自定义ID、数据和地址位宽度它支持地址空间的仲裁索引它支持跨时钟域转换它支持数据位宽转换顶层文件axi_interconnect.v支持软件生成配置缺陷:当前版本不支持乱序爆发。cache、lo...
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chipdebug
3年前更新
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HDLC (High-level Data Link Control) VHDL 源码分享
HDLCHDLC（高级数据链路控制）是一组用于在点对点节点之间传输同步数据包的协议。在这个控制器中，数据被组织成帧。HDLC 协议位...
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chipdebug
3年前更新
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分享个wishbone接口的HDLC 协议 VHDL源码
前面分享了一个HDLC协议源码https://chipdebug.com/forum-post/40912.html，这里再分享个wishbone接口的HDLC 协议 verilog 源码...
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