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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Randal
2年前更新
16次阅读
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4种FPGA时钟分频 【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；
VL37 偶数分频
题目介绍
请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。
信号示意图...
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Jackle910
3年前更新
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40个实用模拟电路小常识
1、电接口设计中，反射衰减通常在高频情况下变差，这是因为带损耗的传输线反射同频率相关，这种情况下，尽量缩短PCB走线就显得异常重要。 2、稳压二极管就是一种稳定电路工作电压的二极管，由于特殊的内部结构特点，适用反向击穿的工作状态，只要限制电流的...
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Jackle910
3年前更新
15次阅读
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Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...
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forkwave
2年前更新
15次阅读
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verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
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Airkids_zz
3年前更新
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在配置FPGA器件时的常见问题及其解决方法
FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...
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Zack
3年前更新
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锁存器、触发器、寄存器和缓冲器的区别
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不...
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Sahara
3年前更新
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Vivado中FFT IP核的使用
FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音...
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BertramChen
3年前更新
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FPGA 核和FPGA Fabric的区别是什么？
常常在外文资料以及手册中看到Fabric？时常感觉翻译起来很尴尬，例如：
那么这个专业单词到底该如何翻译以及如何理解呢？
我们通...
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Poison
3年前更新
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CRC基本原理和计算方式
循环冗余校验(CRC) 背景循环冗余校验码(CRC) 是在数字数据的生成、传输、处理或存储过程中用于错误检测的最广泛使用的代码之一...
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vishva
3年前更新
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VHDL基本语法总结
VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...
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Noah
11个月前发布
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功能仿真怎么查看内部信号
JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...
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Jackle910
3年前更新
15次阅读
关注
FPGA开发中时序不满足（建立时间）的典型案例及解决方法
原先的时序报告：
根据时序报告中的路径提示，在ILA的某个路径上建立时间过长，而程序中并未例化ila的核，只是使用了chipscrop....
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vishva
3年前更新
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VHDL的编码风格（Verilog也可参考思想）
挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...
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LuckyHH
2年前更新
15次阅读
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基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16
基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...
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liximomo
3年前更新
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fpga实操训练（vga测试）
【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】我自己读书那会，买的电脑还是以台式机居...
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Poison
3年前更新
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PCIe配置概述（一）
关于前一章
前一章节对 PCIe 体系结构进行了全面介绍，我们将其看作是一种“执行层 （executive level）”概述。它对协议中描述 ...
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kikong
2年前更新
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基于Xlinx的时序分析与约束（4）—-主时钟约束
主时钟约束语法
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是...
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Poison
3年前更新
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IIC专题代码篇（一）
一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...
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Zack
2年前更新
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FPGA：逻辑运算及逻辑门
文章目录 逻辑变量与逻辑函数 逻辑运算 基本逻辑运算及对应的逻辑门 １.与运算 与逻辑举例 状态表与真值表 与逻辑符号 与逻辑表...
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Poison
3年前更新
14次阅读
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时序基础概念专题（一）
一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...
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mscststs
3年前更新
14次阅读
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FPGA时序基础理论
对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想...
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Poison
3年前更新
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时序基础概念专题（一）
一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...
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starkwang
2年前更新
14次阅读
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时序收敛技巧之寄存器复制
1、何时需要复制寄存器？
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法...
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chipdebug
3年前更新
14次阅读
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PCIe中的Crosslink与Multi-Root/Multi-Processor系统
PCIe
在PCIe总线中，Switch是一个特殊的设备，该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定，在一个Switch中可以与RC直接或...
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BertramChen
3年前更新
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FPGA学习-8B/10B编码
8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter F...
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mscststs
3年前更新
13次阅读
关注
FPGA跨时钟域处理3大方法揭秘！
跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨...
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Poison
3年前更新
13次阅读
关注
什么是JESD204标准，为什么我们要重它？
一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前，其作为转换...
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ipqsn
2年前更新
13次阅读
关注
Modelsim的仿真之路（Memory小技能）
续上
许久没更新了，间歇性来写写，还是继续Modelsim中关于内存的操作，涉及的文件可在文末自行获取，本篇对应memory的文件夹。
...
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Asd528099
2年前更新
13次阅读
关注
Verilog：图形和Verilog混合输入的电路设计
实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...
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Shurlormes
3年前更新
13次阅读
关注
EDID之EDID概述
Q1：EDID是什么？
A1：EDID的全称是Extended Display Identification Data(扩展显示标识数据)，共有128字节。其中包含有关显示器及其性能的参数，包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串等等。形象...
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