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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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vishva
3年前更新
19次阅读
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流水线（一）
流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...
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Asd528099
2年前更新
19次阅读
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Verilog：图形和Verilog混合输入的电路设计
实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...
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Jackle910
3年前更新
19次阅读
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40个实用模拟电路小常识
1、电接口设计中，反射衰减通常在高频情况下变差，这是因为带损耗的传输线反射同频率相关，这种情况下，尽量缩短PCB走线就显得异常重要。 2、稳压二极管就是一种稳定电路工作电压的二极管，由于特殊的内部结构特点，适用反向击穿的工作状态，只要限制电流的...
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Shurlormes
3年前更新
18次阅读
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EDID之EDID概述
Q1：EDID是什么？
A1：EDID的全称是Extended Display Identification Data(扩展显示标识数据)，共有128字节。其中包含有关显示器及其性能的参数，包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串等等。形象...
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Poison
3年前更新
18次阅读
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PCIe架构概述（四）
PCIe专题非报告事务普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，...
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realwugang
2年前更新
18次阅读
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理解FPGA的基础知识——FPGA专业术语
■ ASIC（Application Specific Integrated Circuit，专用集成电路）ASIC 是为满足顾客特定需求而设计制造、面相特定用途的集成电路的总称。面向特定用途的集成电路分为全定制IC和半定制 IC。通常所说的ASIC主要指门阵列、嵌入式阵列、标准单元 ASIC、结构...
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Noah
1年前发布
18次阅读
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功能仿真怎么查看内部信号
JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...
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邹瑞 eyUK
11个月前发布
18次阅读
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有偿求助quartus函数信号发生器
纯新手用quartus写的函数信号发生器，在硬件实现出现了问题需要大佬帮忙解答
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Zack
2年前更新
18次阅读
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FPGA：逻辑运算及逻辑门
文章目录 逻辑变量与逻辑函数 逻辑运算 基本逻辑运算及对应的逻辑门 １.与运算 与逻辑举例 状态表与真值表 与逻辑符号 与逻辑表...
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stephen2017
3年前更新
18次阅读
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初识微分、积分PID电路的本质及电容
很多朋友觉得PID是遥不可及，很神秘，很高大上的一种控制，对其控制原理也很模糊，只知晓概念性的层面，知其然不知其所以然，那...
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Jackle910
3年前更新
18次阅读
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VCC和GND之间电容的作用
作用：电源输入 / 输出滤波电容，主要用于稳定输出，对稳压有利 电容的主要作用稳压 电源与地之间接电容的原因有两个作...
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Poison
3年前更新
17次阅读
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时序基础概念专题（一）
一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...
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Jackle910
3年前更新
17次阅读
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FPGA学习和发展方向
FPGA学习重点
1. 看代码，建模型
只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样...
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mscststs
3年前更新
17次阅读
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FPGA时序基础理论
对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想...
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vishva
3年前更新
17次阅读
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VHDL基本语法总结
VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...
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LuckyHH
2年前更新
17次阅读
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基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16
基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...
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Randal
2年前更新
17次阅读
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4种FPGA时钟分频 【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；
VL37 偶数分频
题目介绍
请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。
信号示意图...
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Zack
3年前更新
17次阅读
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锁存器、触发器、寄存器和缓冲器的区别
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不...
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geekdechao
2年前更新
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axi原子访问
exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;
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Jackle910
3年前更新
17次阅读
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FPGA时序约束理论之伪路径
1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...
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Poison
3年前更新
16次阅读
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时序基础概念专题（一）
一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...
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BertramChen
3年前更新
16次阅读
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FPGA 核和FPGA Fabric的区别是什么？
常常在外文资料以及手册中看到Fabric？时常感觉翻译起来很尴尬，例如：
那么这个专业单词到底该如何翻译以及如何理解呢？
我们通...
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Poison
3年前更新
16次阅读
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CRC基本原理和计算方式
循环冗余校验(CRC) 背景循环冗余校验码(CRC) 是在数字数据的生成、传输、处理或存储过程中用于错误检测的最广泛使用的代码之一...
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Jackle910
3年前更新
16次阅读
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FPGA学习-AXI总线协议时序
由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。(...
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chipdebug
3年前更新
16次阅读
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PCIe中的Crosslink与Multi-Root/Multi-Processor系统
PCIe
在PCIe总线中，Switch是一个特殊的设备，该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定，在一个Switch中可以与RC直接或...
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vishva
3年前更新
16次阅读
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VHDL的编码风格（Verilog也可参考思想）
挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...
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mscststs
3年前更新
16次阅读
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FPGA开发设计必经之路：时序分析
时序分析是FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。时钟的时序特...
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mscststs
3年前更新
16次阅读
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FPGA跨时钟域处理3大方法揭秘！
跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨...
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forkwave
2年前更新
16次阅读
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verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
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XYShaoKang
3年前更新
16次阅读
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FPGA学习、一起来了解一下FIFO！
一：fifo是什么
FIFO的完整英文拼写为FirstIn First Out，即先进先出。FPGA或者ASIC中使用到的FIFO一般指的是...
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