首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
FPGA常见问题
帖子 610
互动 399
关注 53
FPGA常见问题，如仿真，时序，设计思路等。
2名版主
发布
全部
最新发布
最新回复
热门
精华
BertramChen
2年前更新
13次阅读
关注
FPGA学习-8B/10B编码
8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter F...
评分
回复
分享
Jackle910
2年前更新
13次阅读
关注
Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...
评分
回复
分享
kikong
1年前更新
13次阅读
关注
基于Xlinx的时序分析与约束（4）—-主时钟约束
主时钟约束语法
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是...
+9
评分
回复
分享
Randal
1年前更新
13次阅读
关注
4种FPGA时钟分频 【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；
VL37 偶数分频
题目介绍
请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。
信号示意图...
+11
评分
回复
分享
Asd528099
1年前更新
13次阅读
关注
Verilog：图形和Verilog混合输入的电路设计
实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...
+1
评分
回复
分享
ipqsn
1年前更新
13次阅读
关注
Modelsim的仿真之路（激励文件“逆”生成）
前序
对于激励文件，我常用的是直接手写，最初学这个的时候，好像是用的Quartus里的那个Modelsim-Altera的工具去弄了下图形化编...
+27
评分
回复
分享
Jackle910
2年前更新
13次阅读
关注
FPGA学习和发展方向
FPGA学习重点
1. 看代码，建模型
只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样...
评分
回复
分享
mscststs
2年前更新
13次阅读
关注
FPGA时序基础理论
对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想...
+4
评分
回复
分享
vishva
2年前更新
13次阅读
关注
VHDL基本语法总结
VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...
评分
回复
分享
starkwang
1年前更新
13次阅读
关注
时序收敛技巧之寄存器复制
1、何时需要复制寄存器？
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法...
+7
评分
回复
分享
chipdebug
2年前更新
12次阅读
关注
PCIe扫盲——物理层逻辑部分基础（二）
PCIe
上一篇文章中提到了Mux会对来自数据链路层的数据（TLP&DLLP）插入一些控制字符，如下图所示。当然，这些控制字符只用于物理...
+7
评分
回复
分享
Poison
2年前更新
12次阅读
关注
RTL设计风格及Verilog编码规范（一）
一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发
+6
评分
回复
分享
LuckyHH
1年前更新
12次阅读
关注
基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16
基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...
评分
回复
分享
Noah
5个月前发布
12次阅读
关注
功能仿真怎么查看内部信号
JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...
评分
回复
分享
mscststs
2年前更新
12次阅读
关注
FPGA跨时钟域处理3大方法揭秘！
跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨...
评分
回复
分享
rqqt
3年前发布
12次阅读
关注
FPGA用Avalon传输数据到NIOS中，数据传输不过去
现在的情况是，在nios软核这边能从地址中用IODR数据出来，但是这个数据不是正确的数据， 接收到的数据为-662623211这样的数，而我硬件部分寄存器中给的是32’h000000ff。 有没有大佬知道是啥问题啊，我搞了三天了，怎么弄都是这个问题。
评分
回复
分享
Poison
2年前更新
12次阅读
关注
IIC专题代码篇（二）
三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"
评分
回复
分享
MarkFPGA
1年前更新
12次阅读
关注
基于FPGA的HDB3编译码verilog实现，结合MATLAB进行辅助验证
一、理论基础
HDB3码(三阶高密度双极性码)是串行数据传输的一种重要编码方式，和最常用的NRZ码(非归零码)相比，以上...
评分
1
分享
XYShaoKang
1年前更新
12次阅读
关注
二进制转BCD码模块
01概述BCD码（Binary-Coded Decimal），用4位二进制数来表示1位十进制数中的0~9这10个数码，是一种二进制的数字编码形式，用二...
+3
评分
回复
分享
Poison
2年前更新
12次阅读
关注
CRC基本原理和计算方式
循环冗余校验(CRC) 背景循环冗余校验码(CRC) 是在数字数据的生成、传输、处理或存储过程中用于错误检测的最广泛使用的代码之一...
+16
评分
回复
分享
chipdebug
2年前发布
11次阅读
关注
FPGA 产生伪随机数(LFSR)的verilog代码
挺简单的一段代码，来自Altera（现在的Intel PSG）,不过这个离散程度无法确认。// Copyright 2007 Altera Corporation. All rights reserved.
// Altera products are protected under numerous U.S. and foreign patents,
// maskwork rights, copyrights an...
评分
回复
分享
kikong
2年前更新
11次阅读
关注
FPGA知识汇集-串行 RapidIO: 高性能嵌入式互连技术
串行RapidIO针对高性能嵌入式系统芯片间和板间互连而设计，它将是未来十几年中嵌入式系统互连的最佳选择。 本文...
+7
评分
回复
分享
Jackle910
2年前更新
11次阅读
关注
FPGA数字信号截位分析和位宽设计
FPGA数据在进行乘加过程中会面临这数据位宽变大的问题，然而硬件资源是有限的，需要对数据最终位宽进行设计，这就会面临着位宽的...
评分
回复
分享
geekdechao
2年前更新
11次阅读
关注
几组实用FPGA原理设计图
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它...
+1
评分
回复
分享
mscststs
2年前更新
11次阅读
关注
FPGA开发设计必经之路：时序分析
时序分析是FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。时钟的时序特...
+7
评分
回复
分享
Poison
2年前更新
11次阅读
关注
LDO需要关注的重要指标
以下内容来自：ADI智库
LDO 有哪些关键指标，其定义是什么？
输入电压范围：
LDO 的输入电压范围决定了最低的可用输入电源电压。指标可能 提供宽的输入电压范围，但最低输入电压必须超过压降加上想要的输出电压值。例如， 150mV 的压降对于稳定的 2.8V 输出来...
评分
回复
分享
Poison
2年前更新
11次阅读
关注
PCIe配置概述（一）
关于前一章
前一章节对 PCIe 体系结构进行了全面介绍，我们将其看作是一种“执行层 （executive level）”概述。它对协议中描述 ...
评分
回复
分享
邹瑞 eyUK
3个月前发布
11次阅读
关注
有偿求助quartus函数信号发生器
纯新手用quartus写的函数信号发生器，在硬件实现出现了问题需要大佬帮忙解答
评分
回复
分享
Poison
2年前更新
11次阅读
关注
什么是JESD204标准，为什么我们要重它？
一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前，其作为转换...
+4
评分
回复
分享
boxFPGA
1年前更新
11次阅读
关注
SystemVerilog-时序逻辑建模（4）同步和异步复位
Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...
+5
评分
回复
分享
上一页
1
…
15
16
17
18
19
…
21
下一页
跳转
53人已关注
分享
FPGA常见问题
FPGA常见问题，如仿真，时序，设计思路等。
发布
关注
帖子
610
互动
399
阅读
5W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
本站无广告也无付费项目，如发现帐号发垃圾帖或评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
