首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
FPGA常见问题
帖子 610
互动 399
关注 53
FPGA常见问题,如仿真,时序,设计思路等。
2名版主
发布
全部
最新发布
最新回复
热门
精华
ii1397
复位过程中会出现数据通道错乱现象,增加reveal采数据后又正常,请问怎么解决?
ii1397
7年前发布
57
2
0
wuzhihua2
请问FPGA怎样单端信号转差分信号,差分信号转单端信号?
wuzhihua2
7年前发布
113
1
0
wuzhihua2
为什么在LVDS差分传输中要求DC直流平衡?
wuzhihua2
7年前发布
375
1
0
ii1397
FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V,不知道何意。
1
ii1397
7年前发布
145
2
0
ii1397
谁用过Microsemi的FPGA吗?市面上是不是很少用?
ii1397
7年前发布
131
2
0
ii1397
谁有Marvell 88E1510 的规格书啊
ii1397
7年前发布
104
1
0
MarkFPGA
谁能解释一下DDR3 存储器的Fly by技术?
MarkFPGA
7年前发布
101
1
0
MarkFPGA
DDR3 存储器的概念 Write leveling 是什么意思?
MarkFPGA
7年前发布
253
2
0
chengfeng
状态机总是莫名其妙的跳变到初始状态,有哪位有经验分享下?
chengfeng
7年前发布
166
4
0
lzh
要实现一个 14.05MHz输入通过PLL生成 14.05*16的时钟,PLL用一个可以实现吗?
lzh
7年前发布
70
2
0
上一页
1
…
19
20
21
跳转
53人已关注
分享
FPGA常见问题
FPGA常见问题,如仿真,时序,设计思路等。
发布
关注
帖子
610
互动
399
阅读
5W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则