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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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popomao
请问EPCS64配置EP4SGX230够吗？
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请教我的这段代码在 END PROCESS附近总是报错，是怎么回事？
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FPGA慢时钟域的信号，跨到快时钟域，如果不进行处理，会造成很大影响吗?
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FPGA如何锁定三个异步时钟（时钟频率相同）的相位关系吗?
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请问FPGA的fifo可以设置下降沿写数据吗？
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在generate里用for循环例化module，仿真时这个module在哪个路径下可以找到？
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有个问题请教各位。如果我的PLL的输出和输入频率相同，能够保证两个时钟的相位一致吗？
ipqsn
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请问大伙100MB nand flash FPGA读写，有方案推荐没？
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有人遇到过modelsim，运行一段时间，就自动闪没了的情况吗？
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咨询一个RAM的读时序问题
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52fpga
请教个基本的时序约束问题
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52fpga
电路板一上电，电流有时比较大不能工作，关闭重启后电流就正常能够正常工作，想请教一下大家，这主要是由什么造成的？
52fpga
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这里有谁写过 DMA 的 verilog 代码 ？
52fpga
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52fpga
MIPI CSI电平是1.2V，FPGA bank 1.8V电平，可以直接相连吗？
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verilog怎样用移位实现不是二的次方的除法?
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请教一个问题，在VHDL这个进程中这两个语句是顺序执行的吗?
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52fpga
请教兄弟们，FPGA里的pmos/nmos/cmos等用什么综合?
52fpga
7年前发布
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两个信号，频率比 X1/X2=N 相位差为X , 几个周期后同，起始相位相同？
52fpga
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52fpga
有没有人去过FPGA培训，都有些什么机构，哪个机构学的比较好？
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7年前发布
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52fpga
各位大神推荐一下，对于新手ic设计，推荐综合方面的书？
52fpga
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52fpga
modelsim在simulate的时候没有反应一直显示在load怎么办？
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verilog中的{2{ delay_pipline_1[17]}}这句话是什么意思？
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52fpga
大神有没有I2Cmaster代码，可以共享一下吗？
52fpga
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wuzhihua2
请问FPGA设计里的Clock-to-Pad的时序分析有啥意义？
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wuzhihua2
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popomao
请教用FPGA做图像缩放，锯齿该怎么消除？
popomao
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yinhk
sdi走serdes的话，传到serdes的参考时钟要随着SD,HD，3G不同的分辨率而改变么？
yinhk
8年前发布
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yinhk
1路mipi csi tx 可以传2路视频吗？
yinhk
8年前发布
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yinhk
谁在FPGA上实现过浮点运算？或者有资料共享下，谢谢！
yinhk
8年前发布
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yinhk
hdl coder靠谱吗?有人真的在FPGA项目使用它吗？
yinhk
8年前发布
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yinhk
双口block ram的读时钟毛刺可能引起block ram里的数据突变么?
yinhk
8年前发布
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