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Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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等级-LV1-ChipDebug

3年前更新170次阅读

xilinx srio ip学习笔记之再识srio

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档
xilinx srio ip学习笔记之再识srio 前言 SRIO的理解 IP核的...

xilinx srio ip学习笔记之再识srio-ChipDebug

xilinx srio ip学习笔记之再识srio-ChipDebug

xilinx srio ip学习笔记之再识srio-ChipDebug

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xilinx srio ip学习笔记之再识srio-ChipDebug

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等级-LV1-ChipDebug

4年前更新169次阅读

赛灵思的DDR IP手册ug586翻译和学习（5）第五章 Clocking使用方式

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（5）第五章 Clocking使用方式-ChipDebug

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等级-LV2-ChipDebug

8年前发布168次阅读

Vivado IP Integrator – 严重警告：[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN（相关时钟/ axi_interconnect_0 / S00_ACLK）连接到异步复位源/ ARESETN。这可以防止设计满足时间要求

描述以下严重警告的含义是什么？我该如何解决？严重警告：[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN（相关时钟/ axi_interconnect_0 / S00_ACLK）连接到异步复位源/ ARESETN。这可能会妨碍设计满足时间要求。请更新外部时钟源/ M_AXI_GP0_A...

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等级-LV2-ChipDebug

8年前发布167次阅读

帮助解决“XST：528—多源信号”错误的设计助手

描述参考这个答案记录帮助解决“XST：528 -多源在单位& lt；实体& gt；on信号& lt；sig & gt；”错误。注：此应答记录是XST Xilinx解决方案中心的一部分（赛灵思解答38927）. XSIX解决方案中心XST可用于解决与XST相关的所有问题。无论您是开...

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等级-LV2-ChipDebug

4年前更新167次阅读

Vivado由于路径过长导致报错

今天发现几个小伙伴同时问我一个截图中的错误，在这里跟大家集中分享下，vivado常见的报错就那么几个，大家平时注意总结，有了经...

Vivado由于路径过长导致报错-ChipDebug

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等级-LV2-ChipDebug

8年前发布165次阅读

超级BUFG_GT_SYNC – 什么是BUFG_GT_SYNC？它们是如何使用的？

描述在Vivado器件查看器中有BUFG_GT和BUFG_GT_SYNC。 “UltraScale时钟用户指南”中未提及BUFG_GT_SYNC。解 BUFG_GT_SYNCs用于将控制与正在使用的时钟同步，以确保时钟同步。用户无需实例化或控制 BUFG_GT_SYNC，它将由软件自动处理。

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等级-LV2-ChipDebug

8年前发布165次阅读

Vivado约束 – 关键警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径

问题描述我在实施过程中收到了以下严重警告。我该如何解决？严重警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径。

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等级-LV2-ChipDebug

8年前发布164次阅读

2012.2 Vivado – 有没有办法在Vivado文本编辑器中更改背景颜色？

描述我可以更改Vivado 2012.2版或14.2 PlanAhead文本编辑器中的背景颜色吗？解在2012.2 Vivado或14.2 PlanAhead文本编辑器中无法更改背景颜色。在Vivado Design Suite的2012.3版或14.3 PlanAhead工具中，可以通过选择“工具 - >选项”并在“颜色”窗口中...

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等级-LV2-ChipDebug

5年前发布164次阅读

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍

功能描述伪随机比特序列（PRBS）通常用于测试高速链接的信号完整性。这些序列看起来是随机的，但具有特定的属性，可用于测量链路...

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍-ChipDebug

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍-ChipDebug

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍-ChipDebug

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xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍-ChipDebug

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等级-LV1-ChipDebug

4年前更新164次阅读

FPGA时序约束理论篇之时钟周期约束

时钟周期约束
时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束...

FPGA时序约束理论篇之时钟周期约束-ChipDebug

FPGA时序约束理论篇之时钟周期约束-ChipDebug

FPGA时序约束理论篇之时钟周期约束-ChipDebug

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等级-LV1-ChipDebug

3年前更新164次阅读

正在做一个Xlinx FPGA的小项目，寻找FPGA高手合作，有偿！

大家好，目前在本人正在写一个程序，需要有VIDADO HLS 或VITIS HLS这方面经验的高人指点。或者是VHDL，Verilog高手。酬劳方面可以聊。谢谢。

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等级-LV2-ChipDebug

8年前发布163次阅读

求问spi里面，fpga作为主器件，可以输出连续的时钟给从器件么？用cs来控制有效读写?

求问spi里面，fpga作为主器件，可以输出连续的时钟给从器件么？用cs来控制有效读写?

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等级-LV2-ChipDebug

8年前发布163次阅读

Xilinx综合技术（XST）-常见问题（FAQ）

描述这个答案记录包含了Xilinx综合技术（XST）的常见问题列表。解决方案该综合工具完全集成在ISE软件环境中。下面的问题和答案对应于XST的91I版本。问：XST支持什么架构？γ答：XST支持以下家族：FPGA：ViTEX、ViTeX-E、ViTEX II、ViTEX II PRO、VITEX-4、VIT...

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等级-LV2-ChipDebug

8年前发布163次阅读

iMPACT SVF文件播放演练

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等级-LV4-ChipDebug

3年前更新163次阅读

开发者分享｜如何使用AMD Xilinx的PCIE IP来产生读写请求

本文来自AMD XILINX 工程师 Fancheng Meng
仿真与实际应用场景的差别
通常我们都会用Modelsim、Questa等工具对工程进行仿真验...

开发者分享｜如何使用AMD Xilinx的PCIE IP来产生读写请求-ChipDebug

开发者分享｜如何使用AMD Xilinx的PCIE IP来产生读写请求-ChipDebug

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等级-LV1-ChipDebug

3年前更新162次阅读

时钟资源（1）：7系列FPGA

全局时钟管脚7系列FPGA是基于28nm工艺制程。在7系列FPGA中，每个输入/输出区域（I/O Bank）包含50个输入/输出管脚，其中有4对（8...

时钟资源（1）：7系列FPGA-ChipDebug

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等级-LV2-ChipDebug

8年前发布161次阅读

14.4为lwIP创建的SDK BSP Echo Server不包含lwip库

描述在空白工作区的SDK 14.4上，选择文件 - > 新建 - > 应用程序项目，然后选择lwip Echo Server示例。构建时发生以下错误...

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等级-LV2-ChipDebug

8年前发布161次阅读

为什么get_cells匹配实体以及实例名称？

由于英特尔®Quartus®Prime软件存在问题，get_cells命令会匹配实体名称和实例名称。 get_cells命令是一个tcl命令，它返回当前设计相对于当前实例的单元格集合。 get_cells命令应仅匹配实例名称而不匹配实体名称。

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等级-LV1-ChipDebug

6年前发布161次阅读

Xilinx串口通信问题

如图，在Xilinx SDK中我想通过串口打印一些信息来简单验证代码，但是一直显示端口已经连上(我都还没连接了)，而且如此就算了，显...

Xilinx串口通信问题-ChipDebug

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等级-LV1-ChipDebug

4年前更新161次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(14)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍此IP的设计示例。Exam...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(14)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(14)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(14)-ChipDebug

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等级-LV2-ChipDebug

8年前发布160次阅读

HDMI接收器（RX）子系统 – Vivado 2015.1工具及更高版本的发行说明和已知问题

描述此答复记录包含HDMI接收器（RX）子系统的发行说明和已知问题，包括以下内容：一般信息已知和已解决的问题修订记录本发行说明和已知问题答复记录适用于Vivado 2015.1及其中的核心。 HDMI接收器（RX）子系统页面： https://www.xilinx.com/products/intell...

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等级-LV2-ChipDebug

8年前发布159次阅读

LogICORIP AXI DATAMOVEV5.0不能配置大的突发长度和数据宽度

描述我将我的设计从XPS迁移到IPI，当我添加AXI DATAMOVEV5.0时，IPI中不存在一个限制。例如，我想配置内核有一个内存映射数据宽度为512，最大突发大小为256。然而，当选择MM数据宽度为512时，AXI DATAMOVEV5.0限制了我的最大突发大小为64。这是预期的行为吗？...

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等级-LV2-ChipDebug

8年前发布159次阅读

VCS MX – 尝试使用vhdlan编译FIFO Generator v13.0时失败：“出于安全原因，实际的错误消息已被禁止。请联系此文件的供应商以解决此问题”

描述尝试仿真FIFO Generator v13.0 IP时，我收到以下错误。解析设计文件“fifo_generator_v13_0_rfs.vhd”时会发生这种情况。 Info- [SYNTAX-ENCRYPTED]加密源文件中检测到的VHDL语法错误/警告出于安全原因，实际的错误消息已被抑制。请与此文件的供应商联系...

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等级-LV2-ChipDebug

7年前发布158次阅读

Hard-DPHY可以接收没有MIPI协议的SLVS 200信号吗？

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等级-LV2-ChipDebug

8年前发布156次阅读

2017.1在SDX安装中从ViVADO版本启动SDK正在启动SDX工具而不是SDK工具

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等级-LV4-ChipDebug

7年前发布156次阅读

xilinx verilog 语法技巧(二)——综合属性

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等级-LV1-ChipDebug

4年前发布156次阅读

提问pynq z2使用spi slave模式相關問題

目前pynq z2使用spi的slave模式，但在跟dsp溝通的時候會有問題。我們原先猜測是會多一個0在最前面，像是我原先要傳 1111111111111111 結果會變成 0111111111111111，多的1會被推到下一列，試著手動全部往前推一位後仍然會一些有錯誤，不知道這個問題是甚麼導...

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等级-LV1-ChipDebug

3年前更新156次阅读

Vivado里如何使用模糊性的位置约束？

提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面积约束又是位置约束，但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验，有时还需要借鉴参考Vivado之前的布局结果，换言之，我们确定的Pblock...

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等级-LV1-ChipDebug

3年前更新156次阅读

Vivado与ModelSim的联合仿真

Vivado自带的仿真，个人觉得跑一些小模块的仿真还是可以的，不过跑大的仿真系统，容易无体验感，建议用第三方工具，这边就直接对...

Vivado与ModelSim的联合仿真-ChipDebug

Vivado与ModelSim的联合仿真-ChipDebug

Vivado与ModelSim的联合仿真-ChipDebug

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等级-LV2-ChipDebug

8年前发布155次阅读

MIG 7系列DDR3 / DDR2 – 动态校准和周期性读取行为

描述 MIG 7系列DDR3 / DDR2设计包括两个动态校准功能，可确保在电压和温度范围内实现最大的数据捕获容限。在Phaser_IN内的每次读取期间执行动态校准，以根据需要连续调整。当总线空闲或执行写入并且在1微秒内未执行读取时，执行定期读取以准备后续读取。该答...

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