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Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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等级-LV2-ChipDebug

7年前发布188次阅读

PetaLinux 2018.3 – 产品更新发行说明和已知问题

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等级-LV2-ChipDebug

8年前发布186次阅读

Vivado – 在综合过程完成且没有错误后，Vivado GUI显示“综合失败”。

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等级-LV2-ChipDebug

8年前发布185次阅读

Xilinx配置解决方案中心-配置文档

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等级-LV2-ChipDebug

8年前发布185次阅读

原始二进制文件（.rbf）和原始编程数据（.rpd）文件有什么区别？

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等级-LV1-ChipDebug

3年前发布185次阅读

vivado 自动生成 prj.gen文件有没有办法解决？

大家有没有遇到vivado2020.2编译的时候会在工程目录上一层或者是D盘，E盘这种地方自动生成一个prj.gen文件夹的情况。删了后一旦综合又会钻出来，目前没发现什么解决办法

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劳动党党鞭

等级-LV1-ChipDebug

1年前发布185次阅读

vivado联合modelsim仿真，modelsim无法正常弹出求助

刚拿到师兄的工程，他用vivado自带的仿真的时候会有正常的波形，而且代码已经上过板子了，不会有问题。但是我用modelsim仿真的时候modelsim根本弹不出来，会一直加载，无奈只能手动取消。这个工程里面有一个模块是用simulink生成的，里面的.v文件特别多，当不...

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等级-LV1-ChipDebug

4年前更新184次阅读

FPGA 点亮LED灯

设计流程首先对项目要有一个全局的考虑，分析项目需要几个模块构成，确定各个子模块的关系和信号之间的相互关系，然后确定模块...

FPGA 点亮LED灯-ChipDebug

FPGA 点亮LED灯-ChipDebug

FPGA 点亮LED灯-ChipDebug

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FPGA 点亮LED灯-ChipDebug

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等级-LV2-ChipDebug

8年前发布183次阅读

Vivado逻辑分析器 – 警告：[Labtools 27-3123]用户扫描链1或3未检测到调试集线器核心

描述在硬件管理器中为使用ILA的设计编程器件时，我收到以下警告：警告：[Labtools 27-3123]用户扫描链1或3未检测到调试集线器核心。解析度： 1.确保连接到调试集线器（dbg_hub）内核的时钟是自由运行的并且处于活动状态 2.使用-e“set xsdb-user-bscan <...

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等级-LV2-ChipDebug

8年前发布183次阅读

Vivado实现 – phys_opt_design在时钟网络上串行插入几个BUFG

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等级-LV2-ChipDebug

8年前发布183次阅读

Vivado约束 – 使用create_generated_clock时-combinational和-divide_by有什么区别？

描述 Vivado Tcl参考指南包括第140页的以下内容： “-combinational - （可选）定义组合路径以创建”-divide_by 1“生成的时钟” 当使用-divide_by {1}开关已经完成此操作时，为什么需要新的开关？我将使用这种组合交换机的情况是什么？解 -combinational：...

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等级-LV2-ChipDebug

8年前发布182次阅读

XILIXX-PATH环境变量是如何工作的？

描述一般描述：有时长时间运行，可能是因为有很多。分析路径。用户也可以在PAR期间获得消息，例如以下：警告：XILTW：1 -当前连接评估限制1000导致对通过约束的2.20%的路径的时序分析截断连接，这可能限制了这种分析的准确性。你可以使用XILIXX-PACTURE环境变...

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等级-LV2-ChipDebug

8年前发布182次阅读

EDK 14.6：没有Scatter Gather的简单AXI DMA Linux驱动示例

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等级-LV2-ChipDebug

8年前发布180次阅读

哪里可以获得ECP5和DDR3之间的接线图？

没有可用的接线图。有关指南，请参阅TN1265。

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等级-LV1-ChipDebug

8年前发布180次阅读

请问有没有大佬有MIPI DSI TX 的驱动啊？使用xilinx IP的

请问有没有大佬有MIPI DSI TX 的驱动啊？使用xilinx IP的

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等级-LV2-ChipDebug

7年前发布179次阅读

为什么我会收到错误“ERROR：[HLS 200-101]’add_files’：指定的位置参数太多。”使用基于HLS的视频IP时

问题描述我在我的设计中使用基于HLS的视频IP（例如，测试模式生成器（TPG），视频处理子系统（VPSS），视频混合器……）。此特定IP的输出产品生成失败。如果我检查对应于此特定IP的日志文件，我可以看到以下错误：错误：[HLS 200-101]'add_files'：指定的...

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等级-LV4-ChipDebug

7年前发布178次阅读

XILINX FPGA软件Vivado中几种仿真模式比较

Vivado中的5种仿真模式
run behavioral simulation 行为级仿真，也是通常说的功能仿真post-synthesis function simulation综合后的功能仿真post-synthesis timing simulation综合后带时序信息的仿真，和真实运行的时序就相差不远了post-implementation functi...

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等级-LV2-ChipDebug

5年前发布177次阅读

如何使复数乘法映射到Xilinx Versal FPGA DSP58中？

在数字信号处理中，复数乘法是很基本很普遍的运算。最常见的算法是四次乘法运算和两次加法运算，如下图所示。这里两个复数分别为a和b，其中ar为a的实部，ai为a的虚部，br为b的实部，bi为b的虚部。
实部 ar·br-ai·bi虚部 ar·bi+ai·br
完整带图版见一楼
而...

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等级-LV2-ChipDebug

8年前发布176次阅读

FIFO Generator v6.2 – PROG_FULL标志提前断言2个时钟周期

描述 PROG_FULL标志相对于wr_data_count信号提前两个时钟周期被置位。例如，我有一个测试用例，对于4096深的FIFO，Full Threshold Assert Value设置为2048。我已经在Behavioral和Timing Simulations中确认，当wr_data_count信号达到值2046时，PROG_FULL标志...

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等级-LV1-ChipDebug

4年前更新176次阅读

如何读取FPGA芯片的序列号ID？

用过单片机的朋友都知道，单片机芯片内部都有一串序列号，比如STM32，称之为Unique device ID，是一个96Bit的只读数据。和单片机...

如何读取FPGA芯片的序列号ID？-ChipDebug

如何读取FPGA芯片的序列号ID？-ChipDebug

如何读取FPGA芯片的序列号ID？-ChipDebug

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如何读取FPGA芯片的序列号ID？-ChipDebug

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等级-LV1-ChipDebug

4年前更新176次阅读

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程

Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的...

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

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Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

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等级-LV2-ChipDebug

8年前发布175次阅读

2013.x Vivado约束 – “严重警告：[Designutils 20-1307] xdc约束文件中不支持命令'lappend'，'lindex'，'lsort'，'set_param'或'concat'…”

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等级-LV2-ChipDebug

8年前发布175次阅读

Vivado – 如何获取或设置Vivado环境？

描述如何设置环境以运行Vivado？我应该运行什么命令？ Vivado可执行文件位于何处？解以下内容适用于Vivado 2013.1及更高版本： Vivado与ISE分开安装，并放置在自己的目录中。示例： /EDA/Xilinx/Vivado/2014.2/ 要设置Vivado环境： Windows 32位：从Vivad...

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等级-LV1-ChipDebug

4年前更新175次阅读

如何在Xilinx FPGA设计中例化和使用多个 BSCANE2 模块

BSCANE2模块是FPGA的一种特殊硬核模块，用于联通外部JTAG引脚和内部逻辑，构建FPGA内部的用户扫描链。关于BSCANE2的用法，有一...

如何在Xilinx FPGA设计中例化和使用多个 BSCANE2 模块-ChipDebug

如何在Xilinx FPGA设计中例化和使用多个 BSCANE2 模块-ChipDebug

如何在Xilinx FPGA设计中例化和使用多个 BSCANE2 模块-ChipDebug

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等级-LV1-ChipDebug

4年前更新173次阅读

基于 Xilinx VC709 FPGA 板卡的遥感图像智能处理系统

第一部分设计概述1.1 设计目的近些年随着人工智能技术的发展，深度神经网络算法逐步在星载、机载等遥感数据处理中得到广泛应用...

基于 Xilinx VC709 FPGA 板卡的遥感图像智能处理系统-ChipDebug

基于 Xilinx VC709 FPGA 板卡的遥感图像智能处理系统-ChipDebug

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卑微打工仔

等级-LV1-ChipDebug

3年前发布173次阅读

提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

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8年前发布172次阅读

Vivado 生成的 DDR4控制器IP核如何在modelsim中仿真？对modelsim版本有没有要求？

大神，想请教下，用Vivado2017.1生成的DDR4控制器IP核，然后生成example design可以在Vivado里面带着模型仿真，如何在modelsim中仿真？对modelsim版本有没有要求？

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等级-LV2-ChipDebug

8年前发布172次阅读

Vivado仿真器 – 了解波形数据库文件（WDB）和波形配置文件（WCFG）

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等级-LV1-ChipDebug

4年前更新171次阅读

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel

在上一篇文章中我们介绍了AIE中的graph。graph通常在一个.h文件中描述，可认为是AIE应用工程的顶层文件，位置仅次于仿真文件，我...

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

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等级-LV1-ChipDebug

作者2

https://chipdebug.com/forum-post/52660.html https://chipdebug.com/forum-post/52681.html

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等级-LV1-ChipDebug

4年前更新171次阅读

FPGA再入门——UART IP核调用

我的工作偏向硬件设计与调试，但是经过几年的发展，发觉不会调程序发展真的很受限制。最近越来越被这种限制折磨的很难受，所以开...

FPGA再入门——UART IP核调用-ChipDebug

FPGA再入门——UART IP核调用-ChipDebug

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等级-LV1-ChipDebug

5年前发布170次阅读

请问哪儿有好的Xilinx图像处理开源项目

新手上路，原本是做基于C++和Python的图像处理和机器学习算法和软件，现在因为工作需要（也有兴趣），刚刚开始学习基于Xilinx 7系列的图像处理和机器学习，请问哪儿有好的基于Xilinx 7系列的图像处理及机器学习开源项目（代码严谨规范，文档详细清晰的那种）...

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