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Xilinx-AMD-ChipDebug

Xilinx-AMD

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赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

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8年前发布39次阅读

我的UltraScale GTY线路速率违反了数据手册表58中的最小值

描述 GTY数据表（DS893）的表58显示了给定输出分频器的线速率。该表经常被误解为较低的线路费率。例如，如果设计的线速率为1.2...

我的UltraScale GTY线路速率违反了数据手册表58中的最小值-ChipDebug

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8年前发布12次阅读

JESD204 – 在JESD示例设计测试平台中使用了什么仿真时间刻度？

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8年前发布29次阅读

JESD204 v6.0 PG066产品指南 – 表2-30交换错误报告位

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8年前发布25次阅读

iMPACT 14.7 – 连接到远程器件时如何更改iMPACT中的电缆速度？

描述当远程连接到器件时，如何更改iMPACT中的电缆速度？解 iMPACT GUI不允许这样做，因为当您尝试在“电缆设置”窗口中选择“远程”时，端口下拉框将消失。但是，有一种解决方法可以在iMPACT批处理模式下执行此操作。打开影响批处理模式并输入以下命令 set...

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8年前发布10次阅读

Vivado 2014.4 – 逻辑调试 – 20Mhz的静音电缆ILA无法触发

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8年前发布17次阅读

Virtex-6 GTH – UG371 – TX_CFG_LANE0..3 [13]描述已更改

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8年前发布64次阅读

用于Zynq的Valgrind在Linux上

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8年前发布800次阅读

Vivado – 启动Vivado失败，异常程序终止（EXCEPTION_ACCESS_VIOLATION）

描述我尝试在Windows 64位计算机上启动Vivado并收到以下错误：异常程序终止（EXCEPTION_ACCESS_VIOLATION）有关详细信息，请查看'..... / bin / hs_err_pid <number> .log' 日志文件说明以下内容：堆栈：没有可用的堆栈跟踪，请改用hs_err_ <pid...

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8年前发布13次阅读

LogiCORE IP DisplayPort v5.0 – 如果在启用MST的情况下生成DisplayPort v5.0，为什么1和2通道SST模式无法链接？

描述如果在启用MST的情况下生成DisplayPort v5.0，为什么1和2通道SST模式无法链接？解这是LogiCORE IP DisplayPort v.5.0中的已知问题。此问题已在LogiCORE IP DisplayPort v5.0（修订版2）核心及更高版本中得到解决。 Vivado 2014.3和Vivado 2014.4用户可...

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8年前发布15次阅读

MIG Virtex-6 v3.92 DDR3 – SODIMM MT4JSF12864HZ-1G4使用不正确的时序参数值

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8年前发布139次阅读

Vivado约束 – 为什么以及何时需要set_multicycle_path来约束输入和输出路径？

描述当基于源和目标时钟之间的波形关系以及在路径上传输的数据切换速率时，默认最差要求过于严格，set_multicycle_path约束用于...

Vivado约束 - 为什么以及何时需要set_multicycle_path来约束输入和输出路径？-ChipDebug

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4年前更新2603次阅读

MTBF，FIT和PPM转换

描述 FIT和MTBF通常用于表示SEU的故障率。 PPM也可以使用。他们之间有什么转换？解FIT和MTBF 1 FIT = 1失败/ 10 ^ 9器件小时（114，155年）。平均故障间隔时间（MTBF）表示器件在不失败的情况下运行的平均时间。例如，FIT（1489 FIT）和MTBF（？）之间的转...

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8年前发布54次阅读

AXI Quad SPI v3.2 – 为什么忽略从DRR读取的字节？

描述为什么忽略从DRR读取的字节？解（ PG153 ）第54页描述了这种行为的原因 AXI Quad SPI v3.2产品指南举个例子：命令AB将发送到SPI器件以读取两个字节的数据。该命令后面需要一个地址DE，然后是两个字节的虚拟周期。因此，您可以将AB，DE，00和00写入D...

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8年前发布137次阅读

Zynq-7000 SoC的设计咨询：由PS_POR_B复位序列触发的安全锁定

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8年前发布12次阅读

2014.4 XADC向导 – 如何在序列中包含Vaux4

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8年前发布53次阅读

Vivado – Vivado支持分层EDIF文件吗？

描述 Vivado是否支持分层EDIF（嵌套EDIF）文件？我的设计包含在其他EDIF源中实例化的多个EDIF（.edn）源文件。较低级别的EDIF文件未在父EDIF下正确显示在层次结构源视图中，并在综合和实现中被视为黑盒模块。解分层EDIF设计可以在Vivado中综合和实现。但...

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8年前发布11次阅读

2014.4 – Vivado IBERT – IBERT是否使用内置的PRBS模式检查器和生成器？

描述 IBERT是否使用预先存在的GT PRBS模式检查器和生成器？解没有IBERT不使用预先存在的GT PRBS模式检查器和生成器，它使用自己的基于结构的设计。

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8年前发布19次阅读

用于PCI Express Gen3 v1.0（Rev1）的AXI桥接器 – 默认情况下不会声明s_axis_arready

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8年前发布76次阅读

严重警告：[时序38-282]报告GT参考时钟设置为820MHz时-1 / -2速度等级

描述所有速度等级的最大参考时钟频率的GTH数据表规范（DS183）为820 MHz 。但是，ISE和Vivado速度文件是特定于速度等级的，并且对于-2和-1器件将参考时钟频率限制为小于820 MHz。如果使用的外部参考时钟源超过-1和-2器件的速度文件限制，则会导致min_perio...

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8年前发布29次阅读

2014.4 Vivado IP流 – 使用Tcl命令生成IP会以错误的语言创建'_funcsim.vhdl / .v'文件

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8年前发布18次阅读

AXI以太网 – 为什么AXI以太网核心不支持半双工？

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8年前发布14次阅读

Vivado – 如何使IP内核按IP目录中的分类（类别）进行分组

描述在Vivado 2015.1之前的IP目录中，IP核以字母顺序显示，这在搜索目标IP核时很不方便。如何通过IP目录中的分类（类别）显示IP...

Vivado - 如何使IP内核按IP目录中的分类（类别）进行分组-ChipDebug

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8年前发布59次阅读

Vivado综合 – 由于MAX_FANOUT属性，当Synthesis复制寄存器时，寄存器反馈环路中的LUT1反相器也会被复制

描述在RTL代码中，我在寄存器上添加MAX_FANOUT属性，该寄存器在反馈环路中有一个LUT1反相器。复制寄存器时，LUT1也会被复制。这是预期的行为吗？解这是预期的行为。 Vivado综合旨在将LUT-FF对保持在一起以进行定时。这确保了LUT和触发器（FF）保持在相同...

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8年前发布27次阅读

Vivado仿真器 – 如何在项目模式仿真中跳过编译或仿真？

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8年前发布236次阅读

如何使用Vivado Simulator运行时序仿真？

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8年前发布138次阅读

仿真 – 如何使用Vivado仿真器运行功能仿真？

描述您可以在综合或实施后执行功能仿真。它允许您确保综合或实现的设计满足功能要求并按预期运行。本文介绍了使用Vivado Simul...

仿真 - 如何使用Vivado仿真器运行功能仿真？-ChipDebug

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8年前发布84次阅读

如何在批处理模式下运行Vivado Simulator？

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8年前发布248次阅读

如何使用Vivado Simulator运行行为仿真？

描述寄存器传输级别（RTL）的行为仿真允许您在综合或实现工具进行任何转换之前仿真和验证您的设计。通常执行它以验证代码语法，...

如何使用Vivado Simulator运行行为仿真？-ChipDebug

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8年前发布73次阅读

Zynq-7000 SoC：UG821 FSBL多重启动，AES密钥存储在eFUSE说明中

描述（UG821）“FSBL Multiboot”声明： “在安全启动方案中，如果AES密钥存储在eFUSE中，则必须由用户处理多重启动方案（不经过软重置）。” 请提供更多详细信息。解如果Zynq-7000使用存储在eFUSE中的AES密钥加密FSBL，则后续SRST将生成安全锁定。这是生...

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8年前发布56次阅读

FIFO Generator v12.0 – [Common 17-55]'get_property'需要至少一个对象。[axis_fifo_32x16_clocks.xdc]

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