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FPGA CPLD
Xilinx-AMD
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赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
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popomao
2年前更新
383次阅读
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Xilinx FPGA Multiboot设计与实现(Spartan-6和Kintex-7示例)
都有哪些内容?
FPGA固件升级方案
Golden镜像和Multiboot镜像简介
ISE环境下实现(XC6SLX9)
+13
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popomao
2年前更新
34次阅读
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Xilinx FPGA芯片内部时钟和复位信号使用
如果FPGA没有外部时钟源输入,可以通过调用STARTUP原语,来使用FPGA芯片内部的时钟和复位信号,Spartan-6系列内部时钟源是50MHz...
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popomao
2年前更新
30次阅读
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如何做到一套FPGA工程无缝兼容两款不同的板卡?
试想这样一种场景,有两款不同的FPGA板卡,它们的功能代码90%都是一样的,但是两个板卡的管脚分配完全不同,一般情况下,我们需...
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chipdebug
2年前发布
46次阅读
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在FPGA中实现步进电机运动控制器
这一设计理念进一步建立在之前将步进电机驱动器集成到 CPLD 中的设计理念之上(参考文献 1)。然而,这个想法不仅集成了驱动器,...
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chipdebug
2年前发布
40次阅读
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使用 Simulink 进行 FPGA 设计和验证
Xilinx System Generator for DSP 是一个 MATLAB Simulink 模块集,可促进系统设计。System Generator for DSP 以熟悉的 M...
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Shurlormes
2年前更新
492次阅读
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vivado报错-debug hub core时钟检测不到
问题描述
在使用JTAG仿真器在vivado环境下抓信号时,报如下错误:
Warning: The debug hub core was not detected
Resolution: 1、Make sure the clock connected to the debug hub(dbg hub) core is free running clock and is active 2、Make sure the B...
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特斯拉
2年前发布
163次阅读
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Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错,用的Vivado,说是必须使用实际值,但我都赋值好了啊?
([Synth 8-502] non-constant real-valued expression is not supported )这是报错类型,百度上找不到方法解决。
后来删掉又仿...
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tststs
2年前更新
457次阅读
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提问
vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library ‘secureip’界面
vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面,请问大家有没有遇到同样的问题?
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ICMaker
2年前更新
438次阅读
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vivado软件无法连接下载器或下载失败解决方案
1、Xilinx HS3 高速下载器可以通过如下链接购买https://item.taobao.com/item.htm?spm=a21n57.1.0.0.7f83523c7ugRiu&id=7069...
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yong zhang
2年前发布
10次阅读
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A7中芯片中的内置的ADC模块如何关闭
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约好
2年前发布
23次阅读
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求助我的EMIO以及MIO都无法成功控制LED
首先面对的问题就是一直没搞懂EMIO定义它的引脚的时候怎么判断那个EMIO引脚在前那个在后,就比如下面这个54,55,56应该怎么分配...
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约好
2年前发布
184次阅读
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已解决
新人入坑SDK开发,hello world程序在终端中没有打印任何信息
用的是zybo-z7的芯片,在设计过程中也很奇怪,会出现vivado软件上与digilent公司给的原理图不一致的情况如下图是vivado软件中的M...
+2
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Harman
2年前更新
31次阅读
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AIE(14)—AI Engine API简介
起初,在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时,针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...
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Harman
2年前更新
13次阅读
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AIE(13)—标量/向量处理单元
AI Engine包含一个标量处理单元和一个向量处理单元。其中标量处理单元用于程序控制(分支,比较)、标量数学运算、非线性函数和...
+1
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Harman
2年前更新
74次阅读
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AIE(12)—AI Engine架构概览
AI Engine阵列是由一系列的AI EngineTile构成。每个AI Engine Tile包含一个AI Engine,一个存储单元和一个互连单元,如下图所示...
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Harman
2年前更新
6次阅读
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AIE(11)—评估graph性能
评估graph的性能对于kernel接口设计有着非常重要的意义。我们仍以前一篇文章中提到的工程为例。有三种方法可以评估graph的性能。...
+4
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Harman
2年前更新
3次阅读
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AIE(10)—使用Trace View
对Kernel进行性能分析需要对其进行仿真,同时还要用到Vitis Analyzer。为便于说明,我们以一个简单的Vitis工程为例。这个工程中...
+6
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Harman
2年前更新
7次阅读
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AIE(8)—创建一个包含PL/PS/AIE的Vitis工程(1)
之前的文章里,我们创建的Vitis工程都只包含AIE domain,但实际上使用Versal时,极有可能三个domain都会使用。这篇文章我们将介...
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Harman
2年前更新
5次阅读
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AIE(9)—创建一个包含PL/PS/AIE的Vitis工程(2)
在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程,接下来我们介绍一下如何编译该工程。 打开文件ful...
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Harman
2年前更新
13次阅读
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AIE(7)—理解Runtime Ratio
在描述graph的.h文件中,我们需用对每个kernel设置runtime ratio,如下图所示代码第26行和第27行。通常这个值介于0和1之间,表征...
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Harman
2年前更新
17次阅读
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AIE(6)—用Vitis Analyzer查看AIE编译结果
在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码,目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...
+6
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Harman
2年前更新
19次阅读
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AIE(5)—针对AI Engine进行编译
在上一篇文章中,我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中,我们将介绍针对AI Engine模型编译AIE并执行仿真...
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Harman
2年前更新
16次阅读
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AIE(4)—AIE编译器和X86模拟器
在之前的文章中,我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念,回顾一下,我们可以看到AIE...
+9
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Harman
2年前更新
25次阅读
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AIE(2)—理解AIE编程中的graph
在上一篇文章中我们介绍了AIE应用工程的基本结构以及AIE graph是如何将graph和仿真平台连接起来的。这里我们将重点介绍AIE graph...
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Harman
2年前更新
77次阅读
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AIE(1)—创建一个简单的AIE工程
对于Versal,我们从系统角度看,可将其分为3个Domain:AIE、PS和PL,如下图所示。如果要运行一个AIE的应用,绝大多数情况下,这3...
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upstarter
2年前发布
28次阅读
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模块内部定义线形变量,并进行赋值,这种操作的意义?
图1图2图一是模块的复位输入,求教为什么还要在模块内定义wire变量,对复位信号进行赋值,这样做有什么好处吗?
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宁好
2年前发布
29次阅读
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为什么不赋值啊 大佬救命
为什么语法也没错 赋值语句也给了 计数器clk_cnt16也是正常增加 但是SIN不按照clr赋值???大佬帮帮我吧
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大山雀
2年前发布
59次阅读
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求助我的ZYNQ的UART使用EMIO脚不成功
写项目时发现使用emio没有用,于是拿hello word工程做实验,确实没有成功。然后Generate output products,Create HDL wrapper,综...
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Simeone_xu
2年前更新
10次阅读
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如何给每个RM添加约束?
在常规非DFX(Dynamic Function eXchange)的Vivado设计中,我们可能会碰到给某一个指定的模块添加特定的约束。这时一个简单的方...
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52fpga
2年前更新
338次阅读
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Vivado全版本下载分享
Vivado是由Xilinx公司开发的一款用于FPGA设计和开发的综合设计环境。它包括了高层次综合(HLS)、逻辑设计、约束管理、IP核管理...
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