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FPGA常见问题，如仿真，时序，设计思路等。
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基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？6

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基于Xlinx的时序分析与约束（2）—-基础概念（上）5

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Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？9

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基于Xlinx的时序分析与约束（3）—-基础概念（下）7

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Verilog语法之`define、`undef

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基于Xlinx的时序分析与约束（4）—-主时钟约束13

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基于Xlinx的时序分析与约束（5）—-衍生时钟约束16

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FPGA时序优化技术之重定时（Retiming）5

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基于Xlinx的时序分析与约束（6）—-如何读懂vivado下的时序报告？12

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基于Xlinx的时序分析与约束（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题22

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时序收敛技巧之寄存器复制11

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Mr_taotie的头像-ChipDebugMr_taotie等级-LV1-ChipDebug

FPGA与数字IC求职知识准备 – 数字电路知识总结8

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Fsm 有限状态机 实现串口3

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iverilog工具的使用6

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Asd528099的头像-ChipDebugAsd528099等级-LV1-ChipDebug

Verilog：图形和Verilog混合输入的电路设计5

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基于FPGA的PCF8591的DAC（I2C）功能驱动4

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Zack的头像-ChipDebugZack徽章-资深玩家-ChipDebug等级-LV1-ChipDebug

FPGA：逻辑运算及逻辑门34

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LuckyHH的头像-ChipDebugLuckyHH等级-LV1-ChipDebug

Hold Time违例，该如何解决3

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brianway的头像-ChipDebugbrianway等级-LV1-ChipDebug

FPGA笔记 | 什么是状态机1

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FPGA：逻辑代数的基本公式和规则2

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liximomo的头像-ChipDebugliximomo等级-LV1-ChipDebug

FPGA：数字电路简介1

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inner的头像-ChipDebuginner徽章-人气大使-ChipDebug等级-LV2-ChipDebug

使用VS code的TerosHDL插件完成对verilog代码的排版3

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luozz的头像-ChipDebugluozz等级-LV1-ChipDebug

FPGA自动仿真的tcl脚本分享

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Modelsim的仿真之路（基础仿真流程）34

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Modelsim的仿真之路（仿真工程的使用）26

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Modelsim的仿真之路（开始搞“波形”啦~）23

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Modelsim的仿真之路（激励文件“逆”生成）31

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Modelsim的仿真之路（Memory小技能）34

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Modelsim的仿真之路（代码覆盖率）27

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Modelsim的仿真之路（结束篇之波形比较）22

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