社区标签 Intel/Altera-ChipDebug-第136页

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Intel/Altera

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等级-LV1-ChipDebug

6年前发布4次阅读

为什么MAX +PLUS®II软件创建的标准延迟格式输出文件（.sdo）显示某些门的零延迟（例如， `AND` ， `XOR` `OR` ）？

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6年前发布1次阅读

如何在MAX +PLUS®II编程器中选择编程文件？

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6年前发布4次阅读

APEX 20K可编程逻辑器件数据手册中的参数tPCISU，tPCIH和tPCICO是指什么？

当将器件用于外围组件互连（PCI）设计时，这些外部时序参数分别指的是建立时间，保持时间和时钟到输出时间。这些参数考虑了不同的PCI加载和PCI MegaCore TM功能。将在数据表的未来版本中添加对这些参数的描述。

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6年前发布34次阅读

使用altlvds_tx Megafunction时为什么会出现时序违规？

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6年前发布8次阅读

在Quartus II软件的HardCopy或HardCopy II迁移流程中，FPGA中的用户I / O引脚会在等效的HardCopy或HardCopy II器件中迁移到Vref引脚？

Quartus®II软件将用户I / O引脚（用于FPGA）配置为输入三态，以便它们可用作HardCopy或HardCopy II器件中的Vref引脚。这意味着输入缓冲区将被禁用，输出缓冲区将处于三态。由于引脚是三态的，如果使用VREF I / O标准迁移到HardCopy或HardCopy II器件，它们...

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6年前发布2次阅读

当使用自然类型数组实现内存时，是否支持VHD内存推理的ramstyle综合属性？

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6年前发布2次阅读

当我使用Quartus®软件版本2000.09或Quartus II软件版本1.0时，这意味着什么^？我收到此警告：“找不到设计文件C：\ <项目路径> \ bc_ela.tdf”？

如果您正在编译使用Quartus软件版本2000.09或更低版本或Quartus II软件版本1.0中的SignalTap文件（ .stp ）的项目，则可能会收到此警告消息。 bc_ela.tdf文件实际位于\ Quartus \ libraries \ megafunctions目录中。要删除此消息，您需要将\ Quartus \ librar...

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6年前发布25次阅读

错误：JTAG端口<JTAG端口名称>必须连接到I / O引脚

当您在较低级别模块上使用LogicLock™区域时，Quartus®II软件版本3.0 SP2及更早版本中会出现此错误消息，该模块包含JTAG端口的接口，例如Nios /Nios®II调试内核或任何SignalTap® II逻辑分析仪。这些接口使用SLD集线器模块连接到JTAG接口。 LogicLock区域生...

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6年前发布3次阅读

以太网10G MAC在ncsim / vhdl仿真器精加工阶段失败

当您在GUI中启用以下任一设置并以VHDL为目标生成以太网10G MAC时，生成的设计在使用NCSIM仿真器编译时将无法进行精化阶段。 1.启用时间戳=“1” 2.速度=“1GBps / 10Gbps”或“多速10 Mbps - 10 Gbps” 解决/修复方法若要解决此问题，请使用以下命令生成将正...

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6年前发布6次阅读

使用Quartus II软件9.1的Modelsim门级仿真中的“rx_dpa_locked”信号行为是否有任何问题？

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6年前发布6次阅读

我可以仿真ModelSim-Altera中ALTLVDS_RX宏功能的DPA PLL校准行为吗？

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6年前发布3次阅读

Altera ASMI并行宏功能是否支持仿真？

Quartus®II14.0版本中引入了对Altera ASMI并行宏功能的仿真支持。此IP的先前版本没有仿真支持。解决/修复方法要启用仿真，请在IP参数编辑器中的“ 仿真”选项卡下选中此宏功能的“ 启用仿真”选项。

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6年前发布1次阅读

我的FPGA器件的IO焊盘放置指南是否扩展到IO bank边界？

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6年前发布10次阅读

针对下绑定封装中针对Stratix IV GT器件的编译设计失败，并显示错误“收发器模块没有关联的PCI Express硬核IP模块”。

对于以下键合封装为目标的Stratix®IVGT器件的设计，Quartus®II10.0软件错误地将PCI Express硬核IP块放置在底部收发器模块上，该模块没有连接硬核IP模块。设计的编译失败，并显示类似于以下内容的消息：错误：无法分配I / O pad <“pad name”> 到 &l...

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6年前发布2次阅读

为什么JTAG复位引脚名称从`nTRST`变为`TRST` ？

IEEE标准1149.1-1990 JTAG规范使用TRST作为JTAG复位引脚的正确命名约定。虽然Altera将名称改为TRST以符合指南，但引脚的功能并未改变。当TRST为低电平时，JTAG电路复位。

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6年前发布9次阅读

警告（10240）：Verilog HDL总是在<design.v>构造警告，推断变量“i”的锁存器，它通过always结构在一个或多个路径中保存其先前的值

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6年前发布16次阅读

如何将Quartus II设计软件中的LVDS I / O标准分配给Cyclone III和Stratix III器件中的非专用差分（伪差分）发送器？

Quartus®II设计软件中有2个用于非专用差分引脚的LVDS分配，仅用于Stratix®III器件的“LVDS_E_1R”，以及用于Stratix III和Cyclone®III器件的“LVDS_E_3R”。 LVDS_E_1R是需要一个外部电阻的解决方案，LVDS_E_3R是需要三个外部电阻的解决方案。有关这些外部...

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6年前发布17次阅读

当使用DQS相移时，为什么DQS延迟链的值在时序仿真中不正确？

由Quartus®II软件9.0中的EDA Netlist Writer生成的标准延迟输出文件（ .sdo ）包含DQS延迟链的错误延迟值。因此，在仿真期间不能正确反映任何指定的DQS相移。要解决此问题，请在生成的.sdo文件中手动将“<device> _dqs_delay_chain”原子的IOPATH延迟...

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6年前发布7次阅读

使用Nios时，为什么会出现间歇性JTAG通信故障 II用JTAG下载线？

如果使用USB-Blaster™Rev A，ByteBlaster™，ByteBlasteMV™，ByteBlaster™II或MasterBlaster™电缆通过JTAG下载，调试或与Nios II系统通信，则可能会遇到间歇性JTAG通信故障。失败的方式是：器件配置失败 - 器件配置失败，并显示Quartus的错误消息 IIProg...

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6年前发布6次阅读

在主动串行配置模式（AS）中，FPGA是否检查配置器件的器件ID？

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6年前发布1次阅读

为什么即使选择了不同的选项，我仍然会在SignalTap II逻辑分析器中看到2个样本段？

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6年前发布1次阅读

如何打印或保存MAX +PLUS®II消息窗口的内容？

在“ 消息”窗口处于活动状态时，选择“ 打印” （“文件”菜单）以打印“ 消息”窗口的内容。要保存“ 消息”窗口的内容，请选择“ 将消息另存为” （“文件”菜单）。该文件以.mtf扩展名保存。

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6年前发布4次阅读

在安装Altera Complete Design Suite期间按Esc会导致Altera安装程序立即退出

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6年前发布1次阅读

从MAX +PLUS®II软件打印时是否可以自定义页眉？

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6年前发布3次阅读

使用.qxp文件时，为什么不保留高速磁贴使用？

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6年前发布3次阅读

当PLL时钟相移+180度时，为什么我的负斜率值是时钟周期的一半？

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6年前发布15次阅读

为什么Cyclone®IVGX器件中的rx仅收发器实例的rx_freqlocked信号卡在高电平？

由于Quartus®II12.0 SP2和早期软件中的错误，您可能会看到rx_freqlocked信号因仅Rx收发器实例而变为高电平。解决/修复方法要在Quartus II 12.0 SP2安装补丁中修复此问题适用于Windows的Quartus II软件12.0 SP2补丁2.07（.exe）适用于Linux的Quartus II软...

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6年前发布12次阅读

多处理器Nios®II系统中的中断向量自定义指令会导致Quartus®II错误。

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6年前发布6次阅读

暂停目标处理器：没有响应。

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6年前发布31次阅读

在Windows上使用32位Quartus II设计软件进行编译时，为什么我的Arria V器件ALTLVDS_TX接口出现功能故障？

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