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Xilinx-AMD-ChipDebug

Xilinx-AMD

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赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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等级-LV2-ChipDebug

8年前发布417次阅读

用于PCI Express（PCIe）的队列DMA子系统 – 使用DPDK驱动程序的性能

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等级-LV2-ChipDebug

8年前发布414次阅读

Vivado – 当项目被手动复制到另一个位置时，Vivado如何处理远程源文件？

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等级-LV2-ChipDebug

6年前发布413次阅读

xilinx vivado 的Schematic视图下能看到什么？

Schematic视图可以使我们更直观地看到电路结构、cell和FPGA内部单元的映射关系等，除此之外，我们还能看到其他内容。注：打开任意阶段的DCP文件，都会显示Schematic视图。此外，打开Elaborated Design，也会显示Schematic视图。扇出在Schematic视图下，选...

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等级-LV2-ChipDebug

7年前发布409次阅读

ISE14.7进行后仿真的时候总是报ERROR:Simulator:702 – Can not find design unit work.glbl in library work located at isim/work

请问我用ISE14.7进行后仿真的时候总是报ERROR:Simulator:702 - Can not find design unit work.glbl in library work located at isim/work是什么原因呢，我也试着把glbl加进去可是每次一运行就丢失了

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等级-LV1-ChipDebug

4年前更新407次阅读

vivado FPGA编译问题 Register/Latch pins with no clock driven by root clock pin

今天在使用vivado进行时序检查时遇到了这样一个问题：Register/Latch pins with no clock driven by root clock pin，它是在no_c...

vivado FPGA编译问题 Register/Latch pins with no clock driven by root clock pin-ChipDebug

vivado FPGA编译问题 Register/Latch pins with no clock driven by root clock pin-ChipDebug

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等级-LV2-ChipDebug

4年前更新402次阅读

面向硬件的设计思维——FPGA程序执行顺序

从一开始讲verilog的时候就已经多次给大家强调verilog是硬件描述语言。这次总结下面向硬件设计的思维，包括硬件设计模式，程序执...

面向硬件的设计思维——FPGA程序执行顺序-ChipDebug

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等级-LV1-ChipDebug

4年前更新402次阅读

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核

之前介绍了ARM DesignStart计划，其中提到了Cortex-M1/M3 DesignStart FPGA版本支持Xilinx和国产Gowin平台，本篇文章将手把手教...

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核-ChipDebug

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核-ChipDebug

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核-ChipDebug

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手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核-ChipDebug

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等级-LV2-ChipDebug

4年前更新400次阅读

7系列MIG DDR3 SRAM – DDR3接口的DCI VRP / VRN参考电阻值是多少？

描述MIG对DDR3接口使用SSTL15_T_DCI（DQ）和DIFF_SSTL15_T_DCI（DQS）。 7系列FPGA SelectIO资源用户指南声明“分离终端DCI使用两个电阻值（2R）的两个电阻创建一个戴维宁等效电路。”这导致VRN / VRP参考电阻为100欧姆，以实现50欧姆的戴维宁等效终端。 Virt...

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5年前发布399次阅读

Vivado如何清理工程并保证不缺失必要文件

vivado和ISE的使用差别很大，Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具，特别是最近提出的UltraFast设计...

Vivado如何清理工程并保证不缺失必要文件-ChipDebug

Vivado如何清理工程并保证不缺失必要文件-ChipDebug

Vivado如何清理工程并保证不缺失必要文件-ChipDebug

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等级-LV1-ChipDebug

1年前更新399次阅读

Vivado2022.2更新，新特性值得关注

1导言Vivado2022.2终于发布，本次比较有意思的更新为IP配置文件由XML修改为JSON以及安装的磁盘空间占用大幅度减小，安装常用的器...

Vivado2022.2更新，新特性值得关注-ChipDebug

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等级-LV2-ChipDebug

8年前发布396次阅读

Vivado Synthesis -flatten_hierarchy开关的功能是什么？它的各种选项有哪些？

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等级-LV2-ChipDebug

8年前发布396次阅读

设计咨询MIG 7系列DDR3 / DDR2 – 使用XADC模块进行温度监控器校准，增加到v1.7中的所有DDR3 / DDR2设计（ISE 14.3 / Vivado 2012.3）

描述从ISE 14.3 / Vivado 2012.3设计工具发布的MIG v1.7开始，DDR3，DDR3L和DDR2设计包括温度监控系统，以便在温度变化/漂移时保持读取数据窗口中的DQS中心对齐。本答复记录旨在补充7系列FPGA存储器接口解决方案用户指南（AXI）（UG586） > DDR3和DDR2存...

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等级-LV2-ChipDebug

8年前发布390次阅读

vivado中inout信号怎么观察？

vivado中inout信号怎么观察？怎么标记到ila中？

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等级-LV1-ChipDebug

4年前更新386次阅读

赛灵思的DDR IP手册ug586翻译和学习（6）第六章 DDR3 SDRAM设计准则

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关使用知识。我的阅读从第一章DDR3 and DDR2 SDRAM Memory Interface开始。继续上一篇，翻译和学习的是DDR3 SDRAM设计的design gui...

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等级-LV2-ChipDebug

4年前更新381次阅读

Vivado – 使用Vivado成功将寄存器打包到IOB中

描述本文介绍了使用Vivado将寄存器成功打包到IOB所需的内容。可以将IOB指定为RTL属性或通过XDC约束文件。通过这两种方法，IOB属性将被设置为端口或单元（寄存器）上的属性。解将输入/输出寄存器正确地打包到IOB中取决于逻辑连接的合格性和IOB的可用性。

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等级-LV2-ChipDebug

5年前发布378次阅读

xilinx FPGA 如何设定寄存器的初始值？

对于寄存器，如果没有明确指定其初始值，Vivado会根据其类型（FDCE/FDRE/FDPE/FDRE）设定合适的初始值。有些工程师喜欢使用复位信号，对所有的寄存器进行上电复位，使其在处理数据之前达到期望初始状态。但这会有一个不利之处就是复位信号的扇出很大，从而消...

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等级-LV1-ChipDebug

3年前更新377次阅读

VS Code+Verilog实现快乐编程

0.前言
进入大二下学期，电脑软件喜加一。无论是四节连上、教室未知的课程安排，还是微信群里一遍又一遍的@所有人，都暗示着我们...

VS Code+Verilog实现快乐编程-ChipDebug

VS Code+Verilog实现快乐编程-ChipDebug

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VS Code+Verilog实现快乐编程-ChipDebug

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等级-LV4-ChipDebug

3年前发布360次阅读

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？

最近在项目中需要连接多个自定义AXI设备，发现没办法将多个中断都连接到IRQ_F2P上，后来查阅资料发现要这么做：1.在 Processor S...

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？-ChipDebug

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？-ChipDebug

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等级-LV2-ChipDebug

8年前发布349次阅读

AXI互连，Crossbar – AXI互连循环如何在空闲期间进行仲裁？

描述 AXI互连循环如何在空闲期间进行仲裁？解 AXI互连交叉开关中的循环仲裁器将始终在复位后选择最低有效且符合条件的从站。当从属接口（SI）达到其配置的接受限制或当它们请求访问的主接口（MI）已达到其颁发限制时，它们将被取消资格。仲裁器然后将授予...

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8年前发布343次阅读

ISE 14.7 iMPACT Flash 指导

描述当前版本设计套件（版本14.7）支持某些VITEX-7、KinTeX-7、ARTIX-7和ZYQ-7000器件，以及SARTAN-6和VIRTOX-6器件，以及前一代器件。ISE运行在WindowsXP／7／Server和Linux操作系统上。此外，ISE支持Windows 10上的SPARTAN-6器件。赛灵思推荐VVADO设计套件...

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7年前发布340次阅读

7系列GTP / GTH – 仿真速度太慢，加快仿真

问题描述 GTP和GTH重置例程中有一些DRP写操作会使SIM_RESET_SPEEDUP标志无法工作。重置将更快但仿真将失败。这些DRP写入的原因在设计咨询（Xilinx答复53561）和（Xilinx答复53779）中有所描述。解决/修复方法解决此问题的一种方法是绕过DRP写入。但是，这...

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8年前发布339次阅读

Vivado综合设计助手 – 帮助综合HDL属性支持 – fsm_encoding，fsm_safe_state，srl_style

描述此答复记录描述了Vivado综合属性fsm_encoding，fsm_safe_state，srl_style，并且还提供了它们的编码示例。编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。注意：每个编码示例都可用于直接创建Vivado项目。请参阅每个...

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8年前发布335次阅读

2012.x – AXI BFM – AXI总线功能模型的工具支持

描述我在Vivado 2012.4中添加了AXI BFM v2.1到我的设计中。但是，在尝试运行行为仿真时，会发生以下错误。错误：[VRFC 10-950]从未知模块实例化[/bfm00/bfm00.srcs/sources_1/simulation/cdn_axi4_example_master_v_vhd_tb.v:242] 错误：[VRFC 10-93] repor...

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等级-LV2-ChipDebug

8年前发布334次阅读

ViVADO——我如何在VIVADO IDE或TCL脚本中找到工作目录和项目目录？

描述1）是否有一种方法获得ViVADO工具中当前工作项目的完整路径？通常，该项目在特定目录层次结构中被埋没得很深，并且能够找到项目根目录位置的完整路径，以便将文件资源管理器窗口打开到该目录中。我注意到，在TCL控制台中发布PWD或DIR命令提供了应用程序启...

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8年前发布333次阅读

Zynq-7000，GIC – 如何设置中断优先级？

描述如何为每个IRQ ID＃设置中断优先级？寄存器ICDIPR0 - 23可在 TRM 中找到，但没有详细说明。解 ICDIPRx寄存器由4个8位字段组成。每个字段与每个IRQ ID＃0-95相关联。 ICDIPR0 Byte0（[7：0]） - IRQ ID＃0， ICDIPR0 Byte1（[15：8]） - IRQ ID＃2， IC...

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等级-LV2-ChipDebug

8年前发布331次阅读

Vivado仿真器 – 如何使用相对路径读取VHDL / Verilog中的文件而不将其添加到项目中？

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等级-LV2-ChipDebug

8年前发布331次阅读

Vivado综合设计助手 – 帮助综合HDL属性支持 – dont_touch，full_case，gated_clock，shreg_extract

描述此答复记录描述了Vivado综合属性，dont_touch，full_case，gated_clock，shreg_extract，还提供了它们的编码示例。编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。注意：每个编码示例都可用于直接创建Vivado项目。请...

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8年前发布325次阅读

QSGMII核心 – 收发器RX均衡器的LPM和DFE模式选择

描述默认情况下，QSGMII内核使用DFE模式。当DFE模式用于低通道损耗设计时，会出现Disparity和Notintable错误，从而导致数据包丢失。需要选择正确的模式来解决这些错误。解应根据设计中的信道损耗确定LPM和DFE模式的选择。在（UG476）中选择LPM和DFE模式之...

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8年前发布324次阅读

7系列 – 上电时I / O处于什么状态？

描述在所有电源轨供电之后和配置之前，I / O处于什么状态？解 7系列FPGA数据表指出：建议的上电顺序为VCCINT，VCCBRAM，VCCAUX，VCCAUX_IO和VCCO，以实现最小电流消耗，并确保I / O在上电时为3。 7系列FPGA包含一个名为PUDC_B的引脚。当PUDC_B为低电平时，...

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等级-LV2-ChipDebug

8年前发布323次阅读

Vivado – 启动综合或实现运行导致运行挂起排队状态

描述在任何版本的Vivado IDE上启动Vivado综合或实现时，运行将挂起“排队”状态，并且不会启动。解在以下情况中可以看到此问题：在Windows 7上，当系统无法在Windows中正确启动批处理运行时，将出现排队状态。 Vivado使用批处理命令启动综合或实现运行，如...

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