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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

3年前发布12次阅读

FPGA用Avalon传输数据到NIOS中，数据传输不过去

现在的情况是，在nios软核这边能从地址中用IODR数据出来，但是这个数据不是正确的数据，接收到的数据为-662623211这样的数，而我硬件部分寄存器中给的是32’h000000ff。有没有大佬知道是啥问题啊，我搞了三天了，怎么弄都是这个问题。

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等级-LV1-ChipDebug

2年前更新3次阅读

芯片架构师需要思考的一些问题

我们认为半导体世界中的许多事情是理所当然的，但如果几十年前做出的某些决定不再可行或最优了，我们应该怎么办？我们看到了一个...

芯片架构师需要思考的一些问题-ChipDebug

芯片架构师需要思考的一些问题-ChipDebug

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等级-LV1-ChipDebug

2年前更新12次阅读

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程

1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。...

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

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全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

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等级-LV1-ChipDebug

3年前发布21次阅读

如何访问类型是generic的外设的寄存器?[vitis2019.2]

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等级-LV1-ChipDebug

1年前更新25次阅读

FPGA复位信号设计讨论

复位概述复位作为电子系统中最常见的信号同时也是最重要的信号，它对工程师整体的设计表现有着极大的影响。复位信号可能深刻影响...

FPGA复位信号设计讨论-ChipDebug

FPGA复位信号设计讨论-ChipDebug

FPGA复位信号设计讨论-ChipDebug

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等级-LV1-ChipDebug

2年前更新20次阅读

D触发器的建立时间和保持时间物理含义探讨

图1 D某款触发器示意图我理解这个D触发正常运转要满足四个约束，第一个是建立时间，第二个是保持时间，第三个是对于最后一个...

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

D触发器的建立时间和保持时间物理含义探讨-ChipDebug

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D触发器的建立时间和保持时间物理含义探讨-ChipDebug

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等级-LV2-ChipDebug

3年前发布271次阅读

verilog2005的操作之对数函数

小技巧分享:
verilog下取对数其实可用$clog2这个系统函数，和自己找代码里面写入function是同样的效果，但是方便的多。这是veril...

verilog2005的操作之对数函数-ChipDebug

verilog2005的操作之对数函数-ChipDebug

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等级-LV1-ChipDebug

2年前更新59次阅读

Xilinx FPGA PCIE之DMA

PCIe 在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Programmed Input-Output)，可编程输入输出，在该模式下，数据传送由CP...

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等级-LV2-ChipDebug

2年前更新28次阅读

亚稳态详解

一、介绍
在同步系统中，数据始终相对于时钟具有固定的关系当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间...

亚稳态详解-ChipDebug

亚稳态详解-ChipDebug

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1年前更新6次阅读

FPGA与数字IC求职知识准备 – 数字电路知识总结

前言本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备，差缺补漏。二进制数的算术...

FPGA与数字IC求职知识准备 - 数字电路知识总结-ChipDebug

FPGA与数字IC求职知识准备 - 数字电路知识总结-ChipDebug

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等级-LV2-ChipDebug

1年前更新68次阅读

Synopsys验证VIP学习笔记（2）Port Monitor用法

Synopsys AXI VIP为master和slave agent中的monitor提供了名为item_started_port和item_observed_port的analysis port，前者仅在总线事务传输开始时发送，后者则在总线事务传输完成后发送完整svt_axi_master_transaction和svt_axi_slave_transaction对象到ite...

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等级-LV3-ChipDebug

2年前更新20次阅读

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？

原作者：本站malong发布，建议malong把完整的手册发出来看看。使用海德汉光栅尺编码器（ENDAT2.2）测试绝对位置数据时，协议包...

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？-ChipDebug

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？-ChipDebug

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等级-LV2-ChipDebug

2年前更新115次阅读

如何用Python写Verilog？

事情是这样的，SoC工程师的一项典型工作就是集成。俗称连连看。当然除了连连看还有一些集成级的代码需要设计，比如CRG，regfile...

如何用Python写Verilog？-ChipDebug

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等级-LV1-ChipDebug

2年前更新11次阅读

几组实用FPGA原理设计图

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它...

几组实用FPGA原理设计图-ChipDebug

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6年前发布133次阅读

请问FPGA设计里的Clock-to-Pad的时序分析有啥意义？

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5年前发布115次阅读

quartus II 13.0 怎么打开引脚分配列表？

打开pin planner分配引脚那一步，我把引脚分配列表关了，不知道在哪儿重新找出来，谢谢大神帮忙了。

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等级-LV1-ChipDebug

2年前更新26次阅读

基于xilinx-IP的多通道FIR滤波器

前言
作为一个有一定工作经验（划水好多年）的FPGA工程师，很多模块都已经学习过或者使用过，但是如果让我重新实现，感觉又是一...

基于xilinx-IP的多通道FIR滤波器-ChipDebug

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等级-LV2-ChipDebug

1年前更新100次阅读

Synopsys验证VIP学习笔记（1）Memory模型用法

Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...

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等级-LV2-ChipDebug

3年前发布160次阅读

log2在verilog里面到底有什么用？

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等级-LV3-ChipDebug

2年前发布6次阅读

FPGA 产生伪随机数(LFSR)的verilog代码

挺简单的一段代码，来自Altera（现在的Intel PSG）,不过这个离散程度无法确认。// Copyright 2007 Altera Corporation. All rights reserved.
// Altera products are protected under numerous U.S. and foreign patents,
// maskwork rights, copyrights an...

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2年前更新193次阅读

如何通过makefile实现Vivado自动化编译

导言
今天主要介绍通过配置Cygwin（在win环境执行makefile）和Vscode中实现Vivado从建立工程，综合，实现，生成bit，下载等一系...

如何通过makefile实现Vivado自动化编译-ChipDebug

如何通过makefile实现Vivado自动化编译-ChipDebug

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2年前更新3次阅读

Xilinx SRL16E 使用详解

在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合...

Xilinx SRL16E 使用详解-ChipDebug

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等级-LV2-ChipDebug

2年前更新20次阅读

Vscode中自动生成Verilog/VHDL模板以及代码自动联想

为了高效开发VHDL/Verilog，使用的编辑器一般会有很多的插件便于用户的开发，比如自动生成测试文件的插件（我当初也发过相关的脚...

Vscode中自动生成Verilog/VHDL模板以及代码自动联想-ChipDebug

Vscode中自动生成Verilog/VHDL模板以及代码自动联想-ChipDebug

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等级-LV1-ChipDebug

2年前更新17次阅读

如何提高FPGA的工作频率

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工...

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等级-LV2-ChipDebug

1年前更新20次阅读

【手把手系列】：芯片设计中的Makefile简明教程

Makefile可以做什么？ Makefile可以根据指定的依赖规则和文件是否有修改来执行命令。常用来编译软件源代码，只需要重新编译修改过的文件，使得编译速度大大加快。 Makefile的基本格式目标：依赖命令目标是要生成的结果，依赖是生成结果需要的源文...

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等级-LV1-ChipDebug

2年前更新11次阅读

锁存器、触发器、寄存器和缓冲器的区别

一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不...

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等级-LV2-ChipDebug

2年前更新61次阅读

可以在LATTICE FPGA PCS IP中修改CTC吗？

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等级-LV1-ChipDebug

2年前更新24次阅读

这个Verilog语法你一定不知道

动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接...

这个Verilog语法你一定不知道-ChipDebug

这个Verilog语法你一定不知道-ChipDebug

这个Verilog语法你一定不知道-ChipDebug

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等级-LV1-ChipDebug

1年前更新15次阅读

FPGA实现OFDM（二）-整体系统框架

FPGA实现OFDM（二）-整体系统框架本篇承接（一）：FPGA实现OFDM（一）-OFDM原理介绍除了OFDM外，一个完整通信链路中所需的其他环...

FPGA实现OFDM（二）-整体系统框架-ChipDebug

FPGA实现OFDM（二）-整体系统框架-ChipDebug

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等级-LV2-ChipDebug

5年前发布358次阅读

基于JESD204B的LMK04826时钟芯片开发笔记

第一章：LMK04826功能介绍LMK0482X系列是德州仪器推出的号称业界最高性能的时钟调节器芯片系列，该系列有3款芯片，分别为LMK0482...

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

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