SOC FPGA论坛首页-ChipDebug-第305页

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等级-LV2-ChipDebug

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MIG 7系列 – FPGA存储器接口之间可以共享FPGA存储区吗？

描述是否可以在两个MIG接口之间共享FPGA bank？如果包含一个存储器接口的存储区包含未使用的T *字节组，那么这些未使用的字节组是否可以分配给不同的存储控制器？解不，FPGA库不能在多个内存控制器之间共享。每个MIG接口都需要在所有接口组中使用唯一的PHY...

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13.1 PlanAhead – 无法从项目中删除可重新配置的模块源

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等级-LV2-ChipDebug

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14.3平面前-小项目计数箱在直方图视图中很难选择

描述当设计中有许多信号时，大多数直方图库的大小是很大的。但是，一些容器可能仍然包含少量的项目（如下面的解决方案中的图像所...

14.3平面前-小项目计数箱在直方图视图中很难选择-ChipDebug

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等级-LV1-ChipDebug

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如果您不使用ALTCLKCTRL宏功能，Quartus II v4.0（及更新版）如何分配Stratix II专用时钟网络资源（全局，区域或双区域时钟网络）？

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等级-LV1-ChipDebug

7年前发布14次阅读

我想把ft223 2h构建到我的设计中。我怎样才能得到FT223 2H驱动程序源代码？

FT223 2H的驱动程序可以从未来电子的网站下载HTTP://www. ftdiHIP.com.有关本设备的解决方案的更多细节，请参阅应用说明USB编程与电路指南——AN80822在我们的网站上。

Lattice-莱迪斯

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7年前发布14次阅读

8.2i NGDBuild – 在用户定义的PCORE中使用“bbd”文件时出现“ERROR：Ngd：604”

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7年前发布14次阅读

Xilinx ViVADO实现解决方案中心——RoutEy设计助理

描述路由设计设计助理注：本文是Xilinx VIVADO实现解决方案中心的一部分（赛灵思解答68350）Xilinx ViVADO实现解决方案中心可用于解决与VIVADO实现相关的所有问题。无论您是用VIVADO实现新的设计还是解决问题，使用VIVADO实现解决方案中心来引导您得到正确的...

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等级-LV1-ChipDebug

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Virtex-II / -II Pro / 4/5 DCM – 如果不使用CLKFX，STATUS（2）位的默认值是多少？

问题描述当我的设计中没有使用CLKFX时，STATUS [2]位的值是多少？解决/修复方法当CLKFX未在设计中使用时，DCM的STATUS [2]位始终为“不关心”。当CLKFX未使用时，Xilinx在硅片上观察到默认值“1”。当不使用CLKFX时，Xilinx不测试STATUS [2]位值，并且不能...

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在Qsys系统中实现多个实例时，如何约束Serial RapidIO IP内核？

当您生成一个Qsys系统包含串行RapidIO®IP，Qsys的生成（.tcl）脚本和Synopsys设计约束（.sdc）文件为您的IP。当Qsys系统中存在多个Serial RapidIO IP实例时， .sdc文件无法正常工作。问题是create_generated_clock语句匹配多个时钟，并且失败。您将在TimeQu...

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当sink_val信号不是经常被驱动为高电平时，为什么Viterbi IP内核输出不正确的数据？

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错误（20181）IOPLL的permit_cal输入没有正确连接。

在英特尔®Quartus®PrimePro Edition软件版本18.0 Update 1中，在编译具有级联PLL的IntelStratix®10设计时，您可能会看到此错误消息。此错误消息是版本18.0 Update 1中的新消息，是新合法性检查的结果，以防止在上游PLL校准失败时校准下游PLL。错误（20181...

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内部错误：子系统：PTI，文件：/ quartus / tsm / piti / pt_cb_builder.cpp，行：1073

由于英特尔®Quartus®PrimePro Edition软件版本17.1 Update 1及更早版本中的问题，在使用Signal lTap时，在编译IntelStratix®10设计时可能会出现此内部错误。当Signal Tap文件点击不可访问的专用HPS节点时，可能会发生内部错误。

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等级-LV1-ChipDebug

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错误：保存系统期间发生意外错误：

由于英特尔®Quartus®PrimePro Edition软件版本17.1及更早版本存在问题，因此在保存Platform Designer系统时可能会看到此java异常。错误：保存系统期间发生意外错误： java.lang.ClassCastException：com.altera.qsys.blackboxmodule.definitions.BlackboxD...

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Vivado 2012.x，Vivado综合 – 当在两个以上进程中以位片方式分配包含keep或syn_keep属性的多位寄存器时，Vivado Synthesis会生成多个驱动程序，或者总是阻塞语句

描述 Vivado Synthesis当前在HDL代码上生成多个驱动程序，其中包含多位寄存器上的keep或syn_keep属性，该属性在两个以上进程中以位片方式分配或始终为块语句。这种行为的原因是什么？解以下是该问题的详细说明。例如，在HDL代码中的3位寄存器arst_d上存在...

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莱迪思SC / M数据手册（DS1005）将光纤通道用户引用到数据手册的XAUI部分。莱迪思SC / M器件中光纤通道和XAUI操作模式之间的关系是什么？

PCS和物理层的10 Gb光纤通道规范与10 GbE / XAUI协议相同。这就是为什么LatticeSC / M XAUI / 10 GbE PCS模式与10 Gb光纤通道模式相同，以及为什么PCS的XAUI / 10 GbE模式也适用于10 Gb光纤通道应用。

Lattice-莱迪斯

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我是否可以忽略PCIe的硬IP警告：警告（332174），警告（332049）？

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Vivado HLS – 使用Synplify，XST，Vivado或其他RTL综合工具实现Vivado HLS生成的RTL文件

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2012.2许可 – 2012年不支持器件特定许可.2 Vivado流程？

描述我有一个适用于ISE Design Suite14.2的器件特定许可证（例如，购买的Xilinx FPGA VC707板卡套件附带的XC7VX485T_LOGIC器件锁定许可证文件）。但是，在Vivado 2012.2中，Synthesis失败，错误类似于以下内容：信息：[共17-78]试图获得许可证：综合警告：[C...

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FIR编译器v6.2 – 为什么滤波器的输出衰减？

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SPI-3链路层v7.2 – Virtex-6和Spartan-6器件上的TDAT第一个地址缺少TSX

描述当使用SPI-3链路层核心v7.2及更早版本针对Spartan-6和Virtex-6器件时，TDAT的第一个地址缺少TSX。在Spartan-6和Virtex-6 FPGA功能仿真中出现此错误，其中在TDAT上发送的第一个地址应该伴随TSX。缺少此TSX脉冲。当在SPI-3上接收到第一个Tx数据包时，这在仿...

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MIG v1.7 – ISE 9.1i MIG v1.7的发行说明和已知问题

问题描述本答复记录包含MIG v1.7的发行说明，包括以下内容：软件支持平台支持器件支持新功能 Bug修复已知的问题安装说明入门解决/修复方法软件支持所有MIG设计均已通过ISE 9.1.01i和Synplicity 8.6.03i进行测试。平台支持 Microsoft Windows XP（32位） ...

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是否有针对PCIe Gen3的Arria 10 Soft DFE IP的更新？

英特尔®Arria®10Soft DFE IP已针对硬IP和PIPE模式进行了更新，以改善PCIe *链路余量。对于具有短反射链路的系统，建议更新Soft DFE IP。

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使用Stratix 10 Interlaken IP内核时，为什么会看到电路板选择超出范围？

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qcrypt：.rbf ::意外的文件结束

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2013.2 ViVADO-TCL命令行约束可能改变约束编译顺序

描述当从TCL控制台向内存中输入约束，然后单击“保存约束”GUI按钮时，约束可能不会按照命令行输入到内存中的相同顺序保存。为了完全验证这些约束，必须保存它们，然后在运行综合或实现之前必须重新加载设计。解决方案这是ViVADO设计工具的一个已知特征。在VI...

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如果我将POWR6AT6 Trim-DAC输出连接到反馈节点，是否会导致DC-DC转换器变得不稳定？

在此模式下工作时，POWR6AT6 DC-DC转换器不会变得不稳定。 Platform Manager Trim-DAC输出具有最小的电压摆幅（+/- 320mV）和低驱动强度（+/- 200uA）。在几乎所有情况下，使用DAC输出和DC-DC转换器之间的电阻接口进一步衰减DAC输出。 Platform Manager中的闭...

Lattice-莱迪斯

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等级-LV1-ChipDebug

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外部I / O通道在Altera Stratix V网络参考平台上移植的定制平台中不可用

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我有 Nios开发板Cyclone版，我正在配置并行闪存部件。但现在我无法访问电路板上的EPCS4串行闪存部件。它是否正确？

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无动力MAX系列器件的数据保留时间是多少？

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当启用“启用控制和状态寄存器”收发器选项时，为什么JESD204B IP内核的仿真失败？

当您在JESD204B IP中启用“启用控制和状态寄存器收发器”选项时，IP内核仿真将失败，因为收发器将在复位时停滞。您可以在仿真中观察到tx_serial_data / rx_serial_data信号或xcvr_rst_tx_ready / xcvr_rst_rx_ready信号停留在0。此问题会影响在Quartus®Prim...

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