SOC FPGA论坛首页-ChipDebug

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13天前发布14次阅读

提问USB3.0数据采集系统谁能帮忙实现

USB3.0数据采集系统谁能帮忙实现

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28天前发布6次阅读

提问高云FPGA和Xilinx FPGA吉比特收发器通信

高云的吉比特收发器支持协议Roralink 64/66b, 这个协议是否兼容Aurora 64/66b, 设计想利用高云吉比特收发器发送，Xlinx的GTX接收，是否能实现正确功能？

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1个月前发布6次阅读

提问GT设置 Combine plus/minus commas

GT_WIZARD IP中在对齐中有一个选项： Combine plus/minus commas ，看手册描述是如果使能该选项，则MCOMMA和PCOMMA模式将合并，comma对齐模块将在串行流中搜索两个K码，实现16b或20b的K码对齐功能。有点疑问，勾选后需要在接收端连续检测两个BC。那怎么分辨两...

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1个月前发布19次阅读

提问Potato PIE V4.3 摄像头无图像输出

HDMI 开发板在没有烧录第18个例程（显示摄像头图像）前，测得R31处的时钟为10Mhz，但是烧录了第18个例程后，R31处的时钟变成只有2.5 ~...

Potato PIE V4.3 摄像头无图像输出-ChipDebug

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1个月前更新10次阅读

提问安路 PH1 LVDS rx 应该如何使用与调试？

目前给的LVDS rx 为一个源码模块，但是我收到前端数据解码点屏画面会闪烁黑色，但是没有相关调试经验，请问大家是如何调试这部...

安路 PH1 LVDS rx 应该如何使用与调试？-ChipDebug

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2个月前更新28次阅读

提问安路自定义IP打包

请教下各位，我现在用的是6.0.3版本的TD，已经取消了在生成IP核时候的IP SIM选项，只能选择IP，那怎么仿真呢？还有就是我的源文...

安路自定义IP打包-ChipDebug

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2个月前发布27次阅读

提问AL-LINK驱动安装失败

我重启了电脑和设置BIOS中的“Secure Boot”为disable均无法安装驱动，怎么解决？我的驱动目录和网站上教程不一样（补充：Potato...

AL-LINK驱动安装失败-ChipDebug

AL-LINK驱动安装失败-ChipDebug

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2个月前更新23次阅读

提问高云和modelsim联合仿真

高云云原软件上编写玩测试文件后到modelsim中仿真，编译全都通过了，但是出不来波形，有工程师遇到类似情况吗？如何解决的呢？

高云和modelsim联合仿真-ChipDebug

高云和modelsim联合仿真-ChipDebug

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2个月前发布17次阅读

已解决modelsim调用安路仿真，报错这个

modelsim调用安路仿真，报错这个

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3个月前发布20次阅读

提问mcp41XXX调试，CS引脚无法拉低

XDC:set_property -dict {PACKAGE_PIN AP10 IOSTANDARD LVCMOS33} [get_ports mcp41_cs_n] set_property -dict {PACKAGE_PIN AL10 IOSTANDARD LVCMOS33} [get_ports mcp41_sclk] set_property -dict {PACKAGE_PIN AM10 IOSTANDARD LVCMOS33} [get_ports mcp41...

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3个月前更新20次阅读

提问Lattice PCS IP核回环失败

刚开始熟悉Lattice Diamond开发环境，在做一个serdes的回环测试，现象是信号检测信号rx_los_low_ch一直为1，comma对齐标识信号ls...

Lattice PCS IP核回环失败-ChipDebug

Lattice PCS IP核回环失败-ChipDebug

Lattice PCS IP核回环失败-ChipDebug

Lattice-莱迪斯

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3个月前发布13次阅读

提问求助大佬，我想实现点击一次按键实现相位突变，但是我的代码不知道为什么相位一直不改变，哪位好心大佬帮忙讲解一下

`timescale 1ns / 1ps module top(input sclk ,input srst_n , //锟斤拷一路ADC input [9:0] ad_data_1 , //锟斤拷一路ADC锟斤拷锟斤拷 input...

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3个月前发布23次阅读

提问fpga开发遇到的问题

当我使用mrcc作为时钟输出时，最终的结果正常，不过我用srcc作为输出时钟的时候结果就不太理想，然后他俩都用600m的差分时钟，这...

fpga开发遇到的问题-ChipDebug

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4个月前发布13次阅读

提问小白求助-FPGA上SMA接口使用咨询

各位老师，我需要使用FPGA上的SMA接口控制外部仪器，但我的FPGA上没有GPIO SMA我是否可以用SMA_CLK输出一个使能信号？

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4个月前发布38次阅读

提问请教如何解决使用clocking wizard生成时钟抖动很大

使用Zynq UltraScale+ ，ex_clk_in和ex_clk_out_200M都连接外部io BANK45 3.3V输入输出

请教如何解决使用clocking wizard生成时钟抖动很大-ChipDebug

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5个月前发布19次阅读

提问怎么充值呢

怎么充值呢

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5个月前更新31次阅读

已解决关于S201-AP106开发板编译报错问题

我在使用安路开发板进行开发时，编译出现以下错误：CRITICAL-WARNING: (PH1_PHY_DDR4_CAL) reference clock pin hctrl_clk of data pin u_uifdma_axi_ddr/u_ddr_phy/u_ddrphy_standard/u_hard_controller_0.delay_cal_en_in_low[1] is dangling or unconstrai...

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5个月前发布14次阅读

提问fpga试做与as608通信时的接收错误

当我在设计uart的接收模块时，发现接收完成后，数据会比原来的正确数据包每字节都少1，比如正确应该是8‘h7，但接收到数据时却是8‘h06，这是为什么呢，有大佬进行指导吗？谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...

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5个月前发布29次阅读

提问逻辑和soc合并烧写问题

我用参考资料的工程可以合并烧写逻辑文件和soc文件，两边能同时运行；但是用我自己新建的工程合并烧写的时候只能逻辑文件能运行，soc程序好像没烧进去，但是soc文件能单独用risc-v 来debug

易灵思(Elitestek)

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6个月前发布37次阅读

提问Efinity Programmer问题求解答

2021.2版本，为什么会没有Auto configure JTAG Bridge Image

Efinity Programmer问题求解答-ChipDebug

易灵思(Elitestek)

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7个月前更新1121次阅读

已解决ddr3 存储器的 on the fly 是什么意思？

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8个月前发布33次阅读

提问怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？

如图我想通过单片机的SPI总线升级FPGA的程序，有具体的代码参考吗？

怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？-ChipDebug

Lattice-莱迪斯

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8个月前发布56次阅读

提问基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频

项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...

基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频-ChipDebug

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8个月前发布48次阅读

已解决为什么我没有soft ip

为什么我没有soft ip-ChipDebug

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8个月前发布12次阅读

提问KV260使用HDMI接口进入了命令行模式，但无法连接键盘

如何进入KV260上的linux系统啊？命令行显示：petaLinux 2021.1 xilinx-k26-starterkit-2021_1 tty1xilinx-k26-starter-2021_1 login:但usb连接键盘，键盘没反应，我怎么输入呢？求教大佬

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10个月前更新30次阅读

提问通过EFB操作machxo2芯片的CFG遇到的问题

efb配置的输入接口是wishbone，先向CFG写入ABC三页数据，写入完成，重置地址为00，然后读取发现第一个读取数据的指令读出的数据...

通过EFB操作machxo2芯片的CFG遇到的问题-ChipDebug

Lattice-莱迪斯

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10个月前更新226次阅读

已解决安路FPGA使用JTAG下载比特流固件出错

基于PotatoPie V4.3开发板，设计了一个板子，然后使用FPGA下载器给FPGA下载比特流文档，出现错误，如下：图1我的板子JTAG仿真...

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

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10个月前发布38次阅读

提问modelsim添加的文件无法编译

求助，使用modelsim对工程进行仿真，把工程中所有的模块都添加后，无法编译，报错“ECHILD: no children”。这个是什么问题导致...

modelsim添加的文件无法编译-ChipDebug

FPGA常见问题

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10个月前发布15次阅读

提问关于Altera Cyclone V系列的 5CEBA4U15 AES加密文件无法生成的问题

如题，按照官方AN556手册是支持该系列进行AES加密的。实际按手册操作后，在生成.ekp文件那步在器件选择时选择EPCQ64后，ASx4模式下，选择SOF属性后只有压缩，并无加密文件生成弹窗，求解

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10个月前发布31次阅读

已解决请教易灵思原语问题，哪里可以看到易灵思支持的原语

请问下，易灵思有没有类似赛灵思bufr的原语

易灵思(Elitestek)

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