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UnaLee
30天前发布
13次阅读
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已解决
PotatoPie V3.0 板载晶振是原理图上标的10M,实测只有5.1M,是怎么回事儿?
你好,想问下这个原理图上板载晶振标注的 10M,但是实测只有5.1M, 示波器 有20万,应该不是示波器带宽不够,请问这个问题怎么排查?
Anlogic-安路
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ICer_liu
1个月前发布
15次阅读
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提问
请教一下FPGA固化bitfile问题
软件环境:Vivado&Vitis 2022.1硬件环境:自己做的板子,XC7Z200T,BOOT模式通过上下拉被固定为QSPI模式;问题:现在需要固...
FPGA常见问题
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大山雀
2个月前发布
52次阅读
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提问
关于Vivado开发理念想问。。
(个人观点预警)通过思考发现了编写子模块不一定非要封装成IP核;在自定义IP核项目中,原计划是按照赛灵思核开发板教程推荐的方式,写完后封装成IP核,然后在顶层的工程中调用IP,连接。由于此IP无法通过写tb进行验证,所以修改代码后需要先后综合IP的工程和...
Xilinx-AMD
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zeandon
2个月前发布
21次阅读
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提问
高云云源软件时序报告与实际FloorPlanner不符
环境:PC系统:Windows 11 23H2IDE版本:Gowin_V1.9.11.03_Education_x64问题描述:我查看了云源软件生成的时序分析报告,它显示...
Gowin-高云
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和煦阳光
3个月前发布
29次阅读
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提问
TD6.2.1 DR1M90 PLL 提示警告:WARNING: PLL clkc is driving an IO without location
TD6.2.1 DR1M90 PLL 提示警告:WARNING: PLL clkc is driving an IO without location ,代码只添加了一个PLL,但是实现后会报出...
Anlogic-安路
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picutk
3个月前发布
22次阅读
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提问
易灵思programmer出错
易灵思programmer出错,之前在向tj180下载程序时是正常的,换成trion的t20f169就下载出错了,谁来救救我
易灵思(Elitestek)
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胡子麓
5个月前发布
45次阅读
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提问
这种报错是什么原因啊
Anlogic-安路
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Myfly
7个月前发布
50次阅读
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提问
比特流文件和FPGA型号不匹配报错
我确保代码和bit流文件都是基于Ti60F225的,连接也没有问题,但是Efinity还是会出现The FPGA given in the bitstream file does not match the FPGA you are trying to program. Check that you are using the correct bitstream file.的报错。请问这是为什么...
易灵思(Elitestek)
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新秋
7个月前发布
14次阅读
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提问
奥唯思 ti60f225板卡设计所用的电平芯片转换芯片问题询问
问题来源:帖主参考奥唯思ti60f225板卡(底板部分)绘制了其核心板相适配的底板,使用与其原底板同样的电平转换芯片:TXS0108EPW...
易灵思(Elitestek)
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FBGG
7个月前更新
56次阅读
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已解决
TD 综合报错:ERROR:set_max_delay:invalid option -nowarn
跑的是HX4S20开发板的例程:lab_ex_4_tf_sdram_etnernet_pc,想知道问题的原因是什么?
Anlogic-安路
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Hazy
8个月前发布
93次阅读
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提问
USB3.0数据采集系统谁能帮忙实现
USB3.0数据采集系统谁能帮忙实现
Xilinx-AMD
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ICFPGAer
8个月前发布
33次阅读
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提问
高云FPGA和Xilinx FPGA吉比特收发器通信
高云的吉比特收发器支持协议Roralink 64/66b, 这个协议是否兼容Aurora 64/66b, 设计想利用高云吉比特收发器发送,Xlinx的GTX接收,是否能实现正确功能?
Gowin-高云
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FDD-RTL
9个月前发布
21次阅读
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提问
GT设置 Combine plus/minus commas
GT_WIZARD IP中在对齐中有一个选项: Combine plus/minus commas ,看手册描述是如果使能该选项,则MCOMMA和PCOMMA模式将合并,comma对齐模块将在串行流中搜索两个K码,实现16b或20b的K码对齐功能。有点疑问,勾选后需要在接收端连续检测两个BC。那怎么分辨两...
Xilinx-AMD
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qzxqq
9个月前发布
48次阅读
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提问
Potato PIE V4.3 摄像头无图像输出
HDMI
开发板在没有烧录第18个例程(显示摄像头图像)前,测得R31处的时钟为10Mhz,但是烧录了第18个例程后,R31处的时钟变成只有2.5 ~...
Anlogic-安路
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龙美梁
9个月前更新
52次阅读
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提问
安路 PH1 LVDS rx 应该如何使用与调试?
目前给的LVDS rx 为 一个源码模块,但是我收到前端数据解码点屏画面会闪烁黑色,但是没有相关调试经验,请问大家是如何调试这部...
Anlogic-安路
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Apex
10个月前更新
54次阅读
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提问
安路自定义IP打包
请教下各位,我现在用的是6.0.3版本的TD,已经取消了在生成IP核时候的IP SIM选项,只能选择IP,那怎么仿真呢?还有就是我的源文...
Anlogic-安路
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qzxqq
10个月前发布
63次阅读
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提问
AL-LINK驱动安装失败
我重启了电脑和设置BIOS中的“Secure Boot”为disable均无法安装驱动,怎么解决?我的驱动目录和网站上教程不一样(补充:Potato...
Anlogic-安路
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zzzz@
10个月前更新
69次阅读
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提问
高云和modelsim联合仿真
高云云原软件上编写玩测试文件后到modelsim中仿真,编译全都通过了,但是出不来波形,有工程师遇到类似情况吗?如何解决的呢?
Gowin-高云
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bengbeng
10个月前发布
43次阅读
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已解决
modelsim调用安路仿真,报错这个
modelsim调用安路仿真,报错这个
Anlogic-安路
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kidma666
11个月前发布
36次阅读
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提问
mcp41XXX调试,CS引脚无法拉低
XDC:set_property -dict {PACKAGE_PIN AP10 IOSTANDARD LVCMOS33} [get_ports mcp41_cs_n] set_property -dict {PACKAGE_PIN AL10 IOSTANDARD LVCMOS33} [get_ports mcp41_sclk] set_property -dict {PACKAGE_PIN AM10 IOSTANDARD LVCMOS33} [get_ports mcp41...
Xilinx-AMD
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陈本布衣
11个月前更新
30次阅读
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提问
Lattice PCS IP核回环失败
刚开始熟悉Lattice Diamond开发环境,在做一个serdes的回环测试,现象是信号检测信号rx_los_low_ch一直为1,comma对齐标识信号ls...
Lattice-莱迪斯
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cbclove
11个月前发布
21次阅读
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提问
求助大佬,我想实现点击一次按键实现相位突变,但是我的代码不知道为什么相位一直不改变,哪位好心大佬帮忙讲解一下
`timescale 1ns / 1ps module top(input sclk ,input srst_n , //锟斤拷一路ADC input [9:0] ad_data_1 , //锟斤拷一路ADC锟斤拷锟斤拷 input...
Xilinx-AMD
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史志豪
11个月前发布
34次阅读
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提问
fpga开发遇到的问题
当我使用mrcc作为时钟输出时,最终的结果正常,不过我用srcc作为输出时钟的时候结果就不太理想,然后他俩都用600m的差分时钟,这...
Xilinx-AMD
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BinMu
1年前发布
21次阅读
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提问
小白求助-FPGA上SMA接口使用咨询
各位老师,我需要使用FPGA上的SMA接口控制外部仪器,但我的FPGA上没有GPIO SMA我是否可以用SMA_CLK输出一个使能信号?
Xilinx-AMD
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Twinkle
1年前发布
79次阅读
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提问
请教如何解决使用clocking wizard生成时钟抖动很大
使用Zynq UltraScale+ ,ex_clk_in和ex_clk_out_200M都连接外部io BANK45 3.3V输入输出
Xilinx-AMD
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niuniuniu
1年前发布
24次阅读
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提问
怎么充值呢
怎么充值呢
Xilinx-AMD
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Sue43
1年前更新
43次阅读
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已解决
关于S201-AP106开发板编译报错问题
我在使用安路开发板进行开发时,编译出现以下错误:CRITICAL-WARNING: (PH1_PHY_DDR4_CAL) reference clock pin hctrl_clk of data pin u_uifdma_axi_ddr/u_ddr_phy/u_ddrphy_standard/u_hard_controller_0.delay_cal_en_in_low[1] is dangling or unconstrai...
Anlogic-安路
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lly1213
1年前发布
17次阅读
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提问
fpga试做与as608通信时的接收错误
当我在设计uart的接收模块时,发现接收完成后,数据会比原来的正确数据包每字节都少1,比如正确应该是8‘h7,但接收到数据时却是8‘h06,这是为什么呢,有大佬进行指导吗?谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...
Gowin-高云
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944312292q
1年前发布
61次阅读
关注
提问
逻辑和soc合并烧写问题
我用参考资料的工程可以合并烧写逻辑文件和soc文件,两边能同时运行;但是用我自己新建的工程合并烧写的时候只能逻辑文件能运行,soc程序好像没烧进去,但是soc文件能单独用risc-v 来debug
易灵思(Elitestek)
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FY P
1年前发布
68次阅读
关注
提问
Efinity Programmer问题求解答
2021.2版本,为什么会没有Auto configure JTAG Bridge Image
易灵思(Elitestek)
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