SOC FPGA论坛首页-ChipDebug

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等级-LV1-ChipDebug

12天前发布13次阅读

提问怎么充值呢

怎么充值呢

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22天前更新16次阅读

提问关于S201-AP106开发板编译报错问题

我在使用安路开发板进行开发时，编译出现以下错误：CRITICAL-WARNING: (PH1_PHY_DDR4_CAL) reference clock pin hctrl_clk of data pin u_uifdma_axi_ddr/u_ddr_phy/u_ddrphy_standard/u_hard_controller_0.delay_cal_en_in_low[1] is dangling or unconstrai...

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22天前发布9次阅读

提问fpga试做与as608通信时的接收错误

当我在设计uart的接收模块时，发现接收完成后，数据会比原来的正确数据包每字节都少1，比如正确应该是8‘h7，但接收到数据时却是8‘h06，这是为什么呢，有大佬进行指导吗？谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...

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31天前发布16次阅读

提问逻辑和soc合并烧写问题

我用参考资料的工程可以合并烧写逻辑文件和soc文件，两边能同时运行；但是用我自己新建的工程合并烧写的时候只能逻辑文件能运行，soc程序好像没烧进去，但是soc文件能单独用risc-v 来debug

易灵思(Elitestek)

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1个月前发布30次阅读

提问Efinity Programmer问题求解答

2021.2版本，为什么会没有Auto configure JTAG Bridge Image

Efinity Programmer问题求解答-ChipDebug

易灵思(Elitestek)

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2个月前更新1063次阅读

已解决ddr3 存储器的 on the fly 是什么意思？

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Lattice-莱迪斯

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3个月前发布16次阅读

提问怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？

如图我想通过单片机的SPI总线升级FPGA的程序，有具体的代码参考吗？

怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？-ChipDebug

Lattice-莱迪斯

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3个月前发布34次阅读

提问基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频

项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...

基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频-ChipDebug

FPGA常见问题

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3个月前发布33次阅读

已解决为什么我没有soft ip

为什么我没有soft ip-ChipDebug

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3个月前发布9次阅读

提问KV260使用HDMI接口进入了命令行模式，但无法连接键盘

如何进入KV260上的linux系统啊？命令行显示：petaLinux 2021.1 xilinx-k26-starterkit-2021_1 tty1xilinx-k26-starter-2021_1 login:但usb连接键盘，键盘没反应，我怎么输入呢？求教大佬

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5个月前更新26次阅读

提问通过EFB操作machxo2芯片的CFG遇到的问题

efb配置的输入接口是wishbone，先向CFG写入ABC三页数据，写入完成，重置地址为00，然后读取发现第一个读取数据的指令读出的数据...

通过EFB操作machxo2芯片的CFG遇到的问题-ChipDebug

Lattice-莱迪斯

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5个月前更新155次阅读

已解决安路FPGA使用JTAG下载比特流固件出错

基于PotatoPie V4.3开发板，设计了一个板子，然后使用FPGA下载器给FPGA下载比特流文档，出现错误，如下：图1我的板子JTAG仿真...

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

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5个月前发布30次阅读

提问modelsim添加的文件无法编译

求助，使用modelsim对工程进行仿真，把工程中所有的模块都添加后，无法编译，报错“ECHILD: no children”。这个是什么问题导致...

modelsim添加的文件无法编译-ChipDebug

FPGA常见问题

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5个月前发布8次阅读

提问关于Altera Cyclone V系列的 5CEBA4U15 AES加密文件无法生成的问题

如题，按照官方AN556手册是支持该系列进行AES加密的。实际按手册操作后，在生成.ekp文件那步在器件选择时选择EPCQ64后，ASx4模式下，选择SOF属性后只有压缩，并无加密文件生成弹窗，求解

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祥哥爱学习

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5个月前发布21次阅读

已解决请教易灵思原语问题，哪里可以看到易灵思支持的原语

请问下，易灵思有没有类似赛灵思bufr的原语

易灵思(Elitestek)

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5个月前发布27次阅读

提问vivado仿真

ERROR: [VRFC 10-2063] Module <uart_rx> not found while processing module instance <u_uart_rx> [E:/fpga program/uart/uart.srcs/sources_1/new/uart.v:144]请问这个问题该怎么解决

FPGA常见问题

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6个月前更新7次阅读

提问接口转换将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）

module sramif #(
parameter integer NUM_CPUS = 1,
parameter integer AXI_SRAM_ID = 12
)(

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6个月前更新25次阅读

已解决刚下载的软件小白打开工程文件报错，这哪出问题了

刚下载的软件小白打开工程文件报错，这哪出问题了-ChipDebug

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6个月前发布21次阅读

提问小白求助-关于FMC接口引脚的设置

如果将一个FMC接口与FPGA连接，但PCB上FMC接口的PRSNT_M2C_L引脚设置为了悬空，并未连接到地，请问这样影响FMC接口的正常使用吗

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6个月前发布26次阅读

提问想请问下有没有不使用ip核编写rom的资料？

ip核被ban了用不了，找了好久没有不用ip核编写rom的资料，想来求助下各位佬有没有相关资料。

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6个月前发布14次阅读

已解决实例33图像叠加例化后报错

实例33图像叠加例化后报错，工程中找不到emb32，但是将图2图像叠加功能输出部分注释后报错消失，请问这是什么原因报错，怎么解决...

实例33图像叠加例化后报错-ChipDebug

实例33图像叠加例化后报错-ChipDebug

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等级-LV2-ChipDebug

6个月前更新27次阅读

已解决td_riscv_potatoPieV4 中RISC-V 是否有类似ZYNQ中EMIO，用于PS（RISC-V中）控制（FPGA）PL引脚的功能

RISC-V教程里面有控制GPIO和UART,是否可以可以PL的任意GPIO，类似ZYNQ的接口EMIO?另外我的TD里面定义后UART的rx,tx引脚后，使用RISC-V是否可以通讯？

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6个月前发布33次阅读

已解决安装好FD软件后，菜单栏没有AnlogicTools –> Create Mif

安装好FD软件后，菜单栏没有AnlogicTools –> Create Mif-ChipDebug

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6个月前发布12次阅读

已解决正常工程编译综合布线成功后加入自动Debugger重新编译，综合处出现惊叹号是什么原因？

工程编译综合布线成功后,使用自动Debugger进行在线调试,重新编译综合布线成功后，出线如下图所示的的惊叹号，过程中并未报错只是...

正常工程编译综合布线成功后加入自动Debugger重新编译，综合处出现惊叹号是什么原因？-ChipDebug

易灵思(Elitestek)

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6个月前发布126次阅读

已解决关于MCU模拟JTAG下载aje格式文件失败问题

PCIe 一、AJE2JTAG文档CLK时序描述1、1.6.2.2 延时校准章节描述该章节描述TCK进行校验，开启RUNTEST_CALIBRATION后，是为了验证Anl...

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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7个月前发布19次阅读

已解决potatopie 4 是否支持 litex来构建riscv架构的系统

potatopie 4 是否支持 litex来构建riscv架构的系统

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7个月前发布53次阅读

已解决ELF2使用AST硬核时报错SYN-8207

AST硬核在空闲的时候默认会发送K码，我想让他在空闲的时候不发送K码，所以想用一个与门将AST的ast_tx在空闲时设置为高，但是会报错，提示ast_tx没有连接到引脚，感觉像不允许操作这个IP核的输出，我想问问有没有什么办法能让AST在空闲的时候不发送K码。

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7个月前发布44次阅读

已解决安路EF2M45 LVDS 输入输出接口语法应该怎么写？

我在高云FPGA移植一份代码过里啊使用LVDS 源语写输入输出。现在是LVDS接口语法报错。TLVDS_IBUF dwrxd_buf(.O(dwrxd),.I(dwrxd_p),.IB(dwrxd_n)); 这个输入语法在安路软件上报错。TLVDS_OBUF uptxd_buf(.O(uptxd_p),.OB(uptxd_n),.I(uptxd3));还有这个...

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7个月前更新68次阅读

已解决请问我将TD更新为5.9.1以后可以打开DR1::DR1M90GEG484-2的工程，却无法打开EG4S20NG88的工程，有什么解决办法吗

ERROR: Unknown device EG4S20NG88.ERROR: Failed to open project C:\Users\jacob\Desktop\al_mul_mox_check-main\prj\mul_mov_...

请问我将TD更新为5.9.1以后可以打开DR1::DR1M90GEG484-2的工程，却无法打开EG4S20NG88的工程，有什么解决办法吗-ChipDebug

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等级-LV1-ChipDebug

7个月前更新52次阅读

已解决请教SF1_PHY_OSC (pib_osc_dis, osc, pib_sel, pib_trim)怎么使用？

安路有对应IP的手册吗？

请教SF1_PHY_OSC (pib_osc_dis, osc, pib_sel, pib_trim)怎么使用？-ChipDebug

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