SOC FPGA论坛首页-ChipDebug

SOC FPGA论坛首页-ChipDebug

等级-LV1-ChipDebug

1个月前更新150次阅读

精Allegro——板框设计

一、认识板框所在的层我们现在使用的是17.4的版本，在Design_outline这个层定义板框就可以了二、PCB板框自己定义1、画个矩形板...

Allegro——板框设计-ChipDebug

Allegro——板框设计-ChipDebug

Allegro——板框设计-ChipDebug

+10

Allegro——板框设计-ChipDebug

评分

等级-LV2-ChipDebug

7个月前更新2068次阅读

精ICMaker手把手教你做一个廉价版本的安路(Anlogic) FPGA CPLD下载器

该帖子部分内容已隐藏

4

等级-LV4-ChipDebug

12个月前更新100次阅读

精orcad capture CIS 修改整体或个别元件的色彩

整体元件的色彩修改方法如下：要像下图这样更改个别元件的色彩方法如下：

orcad capture CIS 修改整体或个别元件的色彩-ChipDebug

orcad capture CIS 修改整体或个别元件的色彩-ChipDebug

评分

等级-LV2-ChipDebug

12个月前更新179次阅读

精制作Orcad的变种BOM(Variant BOM)

通常在Orcad中画的原理图并不只是用于一款产品。例如一个控制器原理图，可能对应着许多款子产品线，而这些子产品线之...

制作Orcad的变种BOM(Variant BOM)-ChipDebug

制作Orcad的变种BOM(Variant BOM)-ChipDebug

制作Orcad的变种BOM(Variant BOM)-ChipDebug

+18

制作Orcad的变种BOM(Variant BOM)-ChipDebug

评分

等级-LV2-ChipDebug

12个月前更新91次阅读

精Cadence Allegro使用”Allegro Productivity Toolbox”实现丝印自动调整

1，打开PCB时候勾选“Allegro Productivity Toolbox”的产品选项：2，打开“Manufacture-->Lable Tune”的对话框，可进行如下...

Cadence Allegro使用"Allegro Productivity Toolbox"实现丝印自动调整-ChipDebug

Cadence Allegro使用"Allegro Productivity Toolbox"实现丝印自动调整-ChipDebug

Cadence Allegro使用"Allegro Productivity Toolbox"实现丝印自动调整-ChipDebug

+1

Cadence Allegro使用"Allegro Productivity Toolbox"实现丝印自动调整-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新446次阅读

精cadence allegro 17.2 design outline的使用

在cadence allegro 17.2 之前，电路板的外观、内部开窗、开孔等均可以通过Board Outline层定义得到。但是到了17.2之后，在输出Ar...

cadence allegro 17.2 design outline的使用-ChipDebug

cadence allegro 17.2 design outline的使用-ChipDebug

cadence allegro 17.2 design outline的使用-ChipDebug

+1

cadence allegro 17.2 design outline的使用-ChipDebug

评分

等级-LV4-ChipDebug

1年前更新510次阅读

精allegro准确对准圆心或者元件中心。

在进行结构定位，我们一般需要进行器件的定位，所以需要快速定位到圆心、线段、过孔，这里我们需要用到的功能是snap to功能。当...

allegro准确对准圆心或者元件中心。-ChipDebug

评分

等级-LV2-ChipDebug

1年前更新190次阅读

精Allegro PCB中如何给单个焊盘添加十字花连接属性

十字花连接在PCB常规设计下，整板铜皮与焊盘的连接方式已经在Sbapa菜单栏下的Global Dynamic Shape Parameters选项下的Thermal r...

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

+3

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

评分

等级-LV2-ChipDebug

1年前更新58次阅读

精allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络

16.3操作方法：allegro 添加Ratsnest_Schedule属性完成效果如下图，以十字方格显示电源网络和gnd网络17.4操作方法：17.4需...

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

评分

等级-LV2-ChipDebug

1年前更新289次阅读

精Cadence Allegro如何将铜皮跨层复制？

在PCB设计过程中，对一些大电流的网络经常会用铜皮代替走线，所以铺铜是最常用的操作了，有时候同一个网络，需要在不同的层重复...

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

Cadence Allegro如何将铜皮跨层复制？-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新71次阅读

精Cadence Allegro 器件搜索时自动跳转并放大到视角中心

1.器件搜索时自动跳转并放大到视角中心，如下图所示将“immediate”勾选，“no_zoom_to_obiect”不勾选即可。

Cadence Allegro 器件搜索时自动跳转并放大到视角中心-ChipDebug

评分

等级-LV1-ChipDebug

1年前发布74次阅读

精PCB散热的10种方法

对于电子设备来说，工作时都会产生一定的热量，从而使设备内部温度迅速上升，如果不及时将该热量散发出去，设备就会持续的升温，...

PCB散热的10种方法-ChipDebug

PCB散热的10种方法-ChipDebug

PCB散热的10种方法-ChipDebug

+5

PCB散热的10种方法-ChipDebug

评分

等级-LV2-ChipDebug

1年前更新185次阅读

精Allegro PCB对多个元件整体移动

选中点击Edit中的Move（或者点击自定义的移动快捷键）
选择options中point的user pick，如下图所示：
左键框选多个元器件进行旋...

Allegro PCB对多个元件整体移动-ChipDebug

Allegro PCB对多个元件整体移动-ChipDebug

评分

等级-LV3-ChipDebug

1年前更新124次阅读

精DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装

下载（或调试）FPSoC应用的调试器为：AL-Link-FT，其外形为：调试器的驱动由专门的驱动管理软件（UsbDriverTool.exe）进行驱动安...

DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装-ChipDebug

DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装-ChipDebug

DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装-ChipDebug

+3

DR1 FPSOC 下载器AL-Link-FT 驱动下载与安装-ChipDebug

评分

等级-LV4-ChipDebug

1年前更新1566次阅读

精Cordic算法FPGA实现cos,sin (含python和verilog代码)

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV3-ChipDebug

1年前更新91次阅读

精Allegro PCB中如何给单个焊盘添加十字花连接属性

**Allegro PCB中如何给单个焊盘添加十字花连接属性** 在PCB常规设计下，整板铜皮与焊盘的连接方式已经在Sbapa菜单栏下的Global...

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

+1

Allegro PCB中如何给单个焊盘添加十字花连接属性-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布669次阅读

精programmer烧写用户数据到flash-v1

今天有客户提出怎样把用户数据写入到flash的操作，本来以为写的programmer都不支持了，但是经过多次验证发现还是可以的，可能之...

programmer烧写用户数据到flash-v1-ChipDebug

programmer烧写用户数据到flash-v1-ChipDebug

programmer烧写用户数据到flash-v1-ChipDebug

+5

programmer烧写用户数据到flash-v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新855次阅读

精易灵思LVDS用法

这里以钛金的LVDS为例。LVDS RX 时钟选择LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，产...

易灵思LVDS用法-ChipDebug

易灵思LVDS用法-ChipDebug

易灵思LVDS用法-ChipDebug

+11

易灵思LVDS用法-ChipDebug

易灵思(Elitestek)

2

等级-LV4-ChipDebug

2年前更新2679次阅读

精详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

该帖子部分内容已隐藏

1

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布1150次阅读

精Efinity debugeri常见问题总结

（1）Debug Core UUID mismatch 原因：（1）CDONE信号没有拉高，说明程序没有加载到FPGA。也可以说程序没有运行起来。要注意...

Efinity debugeri常见问题总结-ChipDebug

Efinity debugeri常见问题总结-ChipDebug

Efinity debugeri常见问题总结-ChipDebug

+3

Efinity debugeri常见问题总结-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布301次阅读

精Debug Core UUID mismatch案例总结 – update2

Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时共同分享。一般...

Debug Core UUID mismatch案例总结 - update2-ChipDebug

Debug Core UUID mismatch案例总结 - update2-ChipDebug

Debug Core UUID mismatch案例总结 - update2-ChipDebug

+2

Debug Core UUID mismatch案例总结 - update2-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新1362次阅读

精易灵思下载器使用说明

目录一、硬件说明... 3二、特性... 3三、管脚说明... 4四、驱动安装... 4方法一：... 4方法二：... 7五、JTAG与UART共用... 8 ...

易灵思下载器使用说明-ChipDebug

易灵思下载器使用说明-ChipDebug

易灵思下载器使用说明-ChipDebug

+9

易灵思下载器使用说明-ChipDebug

易灵思(Elitestek)

评分

等级-LV2-ChipDebug

2年前更新610次阅读

精最全最权威的vivado官方入门教程《vivado从此开始》pdf书、视频教程和ppt

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

2

等级-LV2-ChipDebug

2年前更新1464次阅读

精已解决请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

我在网上查了一下芯片的商业级、工业级、军工级其实都是从一批芯片里挑选出来的。那么令我疑问的是：假如半导体工厂现在生产了一批芯片，然后对其进行筛选，我们假定在温度要求上125度是军工级、85度是工业级，75度是商业级。当拿到一块片子的时候难道真地让...

评分

等级-LV2-ChipDebug

3年前更新771次阅读

精通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享

感谢安路技术交流群里的FPGA小99的分享，挣点积分换资源咯。目录EF2/3 嵌入式升级FAQEF2/3 - 15/25/45支持的升级接口从串模式JTA...

通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享-ChipDebug

通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享-ChipDebug

通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享-ChipDebug

+21

通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享-ChipDebug

0

等级-LV2-ChipDebug

3年前更新321次阅读

精set_output_delay如何约束？

上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...

set_output_delay如何约束？-ChipDebug

set_output_delay如何约束？-ChipDebug

set_output_delay如何约束？-ChipDebug

+3

set_output_delay如何约束？-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新228次阅读

精set_input_delay如何约束？

首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...

set_input_delay如何约束？-ChipDebug

set_input_delay如何约束？-ChipDebug

set_input_delay如何约束？-ChipDebug

+2

set_input_delay如何约束？-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新123次阅读

精FPGA相关论文大全

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

3年前更新1767次阅读

精分享一大波FPGA技术论文及代码

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

3

等级-LV4-ChipDebug

3年前更新4339次阅读

精Ubuntu 18.04/16.04 安装破解 VCS 2016/2018 和 Verdi 2016/2018，以及和vivado联合仿真

该帖子部分内容已隐藏

评分