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XL_易灵思FPGA

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38天前更新34次阅读

精易灵思下载器使用说明

目录一、硬件说明... 3二、特性... 3三、管脚说明... 4四、驱动安装... 4方法一：... 4方法二：... 7五、JTAG与UART共用... 8 ...

易灵思下载器使用说明-ChipDebug

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易灵思(Elitestek)

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2个月前更新328次阅读

精最全最权威的vivado官方入门教程《vivado从此开始》pdf书、视频教程和ppt

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FPGA CPLD资料源码分享

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2个月前更新1259次阅读

精已解决请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

我在网上查了一下芯片的商业级、工业级、军工级其实都是从一批芯片里挑选出来的。那么令我疑问的是：假如半导体工厂现在生产了一批芯片，然后对其进行筛选，我们假定在温度要求上125度是军工级、85度是工业级，75度是商业级。当拿到一块片子的时候难道真地让...

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4个月前更新113次阅读

精通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享

感谢安路技术交流群里的FPGA小99的分享，挣点积分换资源咯。目录EF2/3 嵌入式升级FAQEF2/3 - 15/25/45支持的升级接口从串模式JTA...

通过MCU/MPU/CPU嵌入式下载升级Anlogic EF2/3的调试经验分享-ChipDebug

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4个月前更新82次阅读

精set_output_delay如何约束？

上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...

set_output_delay如何约束？-ChipDebug

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FPGA常见问题

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4个月前更新48次阅读

精set_input_delay如何约束？

首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...

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9个月前更新611次阅读

精ICMaker手把手教你做一个廉价版本的安路(Anlogic) FPGA CPLD下载器

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10个月前更新112次阅读

精FPGA相关论文大全

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10个月前更新1094次阅读

精Cordic算法FPGA实现cos,sin (含python和verilog代码)

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10个月前更新1773次阅读

精详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

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10个月前更新1715次阅读

精分享一大波FPGA技术论文及代码

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10个月前更新4026次阅读

精Ubuntu 18.04/16.04 安装破解 VCS 2016/2018 和 Verdi 2016/2018，以及和vivado联合仿真

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1年前更新630次阅读

精Verdi用法小结

分享一篇好的verdi教程，文末附本文PDF链接。前言Verdi是一个功能强大的debug工具，可以配合不同的仿真软件进行debug，很多企业...

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2年前更新355次阅读

精通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析

通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析本文主要是介绍单片机MCU ARM DSP...

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2年前更新330次阅读

精国产FPGA MIPI 开发教程系列(1)

anlogic MIPI介绍D-PHY种的PHY是物理层（Physical）的意思，那么D是什么意思呢？在MIPI D-PHY的文档中有提到过，D-PHY的最初版本的设计目标是500Mbits/s，而D是罗马数字（拉丁文数字）中500 。同理C和M分别是罗马数字中的100和1000，也就是C-PHY和M-PHY中C和M...

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精LATTICE 软件下Crosslink-NX FPGA MIPI_DPHY 非连续时钟时序BUG的修复办法

一、问题描述：（1）器件：Lattice Crosslink-NX LIFCL-40-7MG121I ；（2）软件：Radiant 3.1；（3）MIPI_DPHY IP核版本：1.4.0...

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精FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

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精为什么verilog 仿真输出都是红线

经常有学习Verilog的新人问我：为什么我仿真的时候发现所有的模块输出都是红线？一开始我都还是不厌其烦地帮助大家一点点分析代码，因为红线在仿真器中代表不确定态，而不确定态的成因是多种多样的。但是看过了无数新人案例后我发现，其实新人出现这种问题的...

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2年前更新2564次阅读

精FPGA通过MII RGMII接口进行UDP以太网数据通信的教程分享

FPGA RGMII GMII MII接口以太网通讯之以太网简介以太网是一种产生较早，使用相当广泛的局域网。其最初是由Xerox（施乐）公司创建...

FPGA通过MII RGMII接口进行UDP以太网数据通信的教程分享-ChipDebug

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精【分享转发】Modelsim常见问题合集,常见Modelsim仿真相关问题收录

【工具教程】ModelSim Altera软件非免费版本的破解方法首先，在软件安装的时候，请选择安装非免费版本的软件，选择modelsim-alte...

【分享转发】Modelsim常见问题合集,常见Modelsim仿真相关问题收录-ChipDebug

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2年前更新3481次阅读

精MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载

作者：Rock.Ding（莱迪思半导体公司）关键字：MCU, JTAG, 在线编程, CPLD。前言CPLD(Complex Programmable Logic Device)复杂可...

MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载-ChipDebug

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精LATTICE的FPGA开发软件diamond的安装及LICENSE授权教程

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精全网最全 FPGA 图像处理相关论文 pdf

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2年前发布52次阅读

精ZYNQ核心板原理图&PCB分享

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精FPGA学习精品资料汇总帖

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3年前发布1309次阅读

精[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？

（本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证）
从PCIe Gen5开始，标准引入了一项新的功能：Precoding。虽然标准本...

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

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5年前发布1006次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

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7年前发布2440次阅读

精怎样在线申请LATTICE FPGA 软件的LICENSE？

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