SOC FPGA论坛首页-ChipDebug-第798页

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等级-LV1-ChipDebug

7年前发布3次阅读

如何自动安装Quartus II软件？

对于Quartus®II9.0及更高版本的软件，请按照下列步骤操作：使用Altera安装程序下载Quartus II软件，然后选择仅下载并稍后安装选项。从下载位置运行以下命令以完成非交互式或静默安装： altera_installer.exe -auto -target_dir:"< directory to install...

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Virtex-5 GTP RocketIO – 仿真中未定义TXN和TXP端口

问题描述如果在仿真期间的任何时候未定义GTP_DUAL仿真模型的TXPOWERDOWN端口，TXN和TXP将变为未定义且保持未定义。解决/修复方法解决此问题的唯一方法是确保始终在仿真中定义TXPOWERDOWN端口。

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等级-LV1-ChipDebug

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7.1i CPLD TAEngine – “警告：Cpld：160 – 从AAA到BBB的路径无法满足其TIMESPEC”

问题描述为什么会产生以下警告？ “警告：Cpld：160 - 从信号XQ到信号YD的路径不能满足其TIMESPEC。优化后的路径延迟为3.1ns。 TIMESPEC需要路径延迟不超过2.5ns。“ 解决/修复方法 “FROM：TO”约束指定从一个组件到另一个组件所允许的时间。如果不能满足...

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10.1 iMPACT – 在iMPACT的干净打开后取消编程选项后，该工具的行为就像我按下OK一样

问题描述当我第一次打开没有项目或新项目的iMPACT并在编程选项对话框中选择“取消”时，iMPACT的行为就像我选择了“确定”并对零件进行编程。为什么会这样？解决/修复方法 10.1的iMPACT行为已更改。 “取消”现在仅适用于“编程选项”而不是“程序”选项，因...

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等级-LV2-ChipDebug

7年前发布3次阅读

LogICOR SPI4.2（POSS-PHY L4）V3.x：RSLK相对于RSTAT [1:0]的时序不符合SPI4 2阶段规范

描述一般描述：RSLK的时间，相对于RSTAT [1:0]，不符合SPI-4阶段2规范。解决方案这不是一个设计问题，而是一个故意偏离规范，以简化董事会布局的核心用户。相反，RSLK的上升沿与RSTAT[1:0]的变化（如OIF-SPI4-02.0规范的图6.15所定义）相比，RSLK在RSTAT [1:0...

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LogiCORE SPI-4.2（POS-PHY L4）Lite – “＃**错误：/ X_ODDR保持低位违反D1，与C相关;”

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7年前发布3次阅读

Altera是否在生产过程中使用化学机械平面化来平面化集成电路（IC）表面？

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7.1i PAR – EMAC和PPC发生580错误

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4.1IIS-ProjaveNavigor在重开具有长文件名（大于53个字符）的项目时报告错误：“文件未找到”

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等级-LV2-ChipDebug

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2.1i安装：更新2.1i安装时拒绝权限

描述关键字：安装、更新、权限、CHMOD紧迫性：标准一般描述：安装是在安装文件上设置权限，而不是用户的UMASK指定的权限。如果安装是用UMASK设置为777，但是整个Xilinx树的权限已经被保留。从CD上的文件权限。这使得我们在试图在Xilinx中安装附加软件时遇到了...

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等级-LV2-ChipDebug

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x1i XPOWER——XPOWER支持什么仿真器？

描述XPOWER支持哪些仿真器？解决方案此信息可在XPOWER帮助文件中找到。帮助& GT；帮助主题-gt；参考和gt；器件和软件支持-gt；仿真器支持

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LogiCORE通用成帧程序（GFP）v1.3 – 如何从帧描述的界面中创建流接口（即，删除REM定义的所有无效数据）？

问题描述一般问题描述：如何从帧描述的界面创建流式界面（即，删除REM定义的所有无效数据）？解决/修复方法当前的GFP MAP Core仅提供线路界面外的帧描述数据。但是，随核心提供的示例设计确实显示了如何从帧描述的界面创建流式界面;因此，删除REM定义的所有...

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等级-LV2-ChipDebug

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4.2i DATA2BRAM-DATA2BRAM不支持可重定位代码

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等级-LV1-ChipDebug

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9.2i ISE – 如果在核心自定义GUI中更改了核心名称，则使用Project – > New Source创建的IP Core不会添加到Project Navigator项目中

问题描述关键词：CORE Generator，CORE，CORE Generator，重命名，源，层次结构，集成，出现，添加到项目，xco 解决/修复方法

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等级-LV1-ChipDebug

19天前更新3次阅读

墨水屏蓝牙控制器上位机学习（1）

大佬tsl0922上位机界面如下：
main.css文件如下：
:root { --primary-color: #0d6efd; --primary-hover: #0b5ed7; --secondary...

墨水屏蓝牙控制器上位机学习（1）-ChipDebug

ELink墨水屏电子纸

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7年前发布3次阅读

ModelSim-Altera版软件是否支持Windows Terminal Server远程客户端功能？

不，ModelSim-Altera版软件不支持Windows Terminal Server远程客户端功能。在Altera®许可证中，TS_OK属性为Altera软件启用Windows终端服务器远程客户端功能，但它不适用于Mentor Graphics ModelSim-Altera版软件。如果您尝试将ModelSim-Altera版软件与Windo...

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18天前发布3次阅读

全彩墨水屏 E6（Elnk Spectra 6技术介绍）

全彩墨水屏 E6（Elnk Spectra 6技术介绍）-ChipDebug

全彩墨水屏 E6（Elnk Spectra 6技术介绍）-ChipDebug

ELink墨水屏电子纸

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7年前发布3次阅读

如何为ByteBlasterMV或MasterBlaster编程电缆或其他Altera编程硬件安装驱动程序？

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2.1i nGnNO：常数在反编译HDL文件中变成挂网，导致时序仿真中的未知状态

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示例列奥纳多谱：在XCEL 32中推断BROLAM RAM的频谱不正确

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10.1时序分析 – FROM：TO保持对Virtex4设计的分析

问题描述关键词：hold，from，to，analysis，Virtex4，designs 解决/修复方法

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9.2 AccelDSP综合工具 – 使用网络驱动器时无法看到联机帮助

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安装4.2——失败请求的错误：没有直接视频模式的XF86DGA

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Virtex-4 RocketIO – MGT的输入共模范围（VTRX）是多少？

问题描述 Virtex-4 MGT的输入共模范围（VTRX）是多少？解决/修复方法当使用内部交流耦合时，Virtex-4 MGT串行I / O的输入共模范围（VTRX）为0.25V至2.5V。有关直流耦合的信息，请参考下表：

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Virtex-5嵌入式三态以太网MAC包装器v1.3 – 9.2i IP更新1的发行说明和已知问题（9.2i_IP1）

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XAUI v7.1 – Virtex-5 Verilog包装器中未连接的信号导致GTP发送器相位对齐失败

问题描述 Virtex-5 Verilog包装器中未连接的信号导致GTP发送器相位对齐失败。这不是VHDL示例设计包装器文件中的问题，也不是核心的v7.0或v7.0rev1版本中的问题。解决/修复方法在“<core_name> _block.v”文件中，init块的TXENPMAPHASEALIGN输出称为mgt...

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LogICORG千兆以太网MAC V2.1 -何时RXY-GODYFrAM/RXYBADYGRID的断言发生在RXYDATAORID有效的断言？

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等级-LV2-ChipDebug

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当我选择编辑首选项>逻辑时，工具提示不适用于日语资源文件。

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Spartan-3 – 什么版本的设计工具支持XC3S50CP132，XC3S2000FG456和XC3S4000FG676？

问题描述 Spartan-3数据表（Mod 1和4）提到XC3S50CP132，XC3S2000FG456和XC3S4000FG676。哪些设计工具版本允许我定位这些器件/封装组合？解决/修复方法 ISE 7.1i支持这些器件包组合。 Service Pack 1。

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ModelSim Xilinx Edition（MXE） – 如果我的系统上有多个加密狗，则许可证请求页面指向错误的加密狗

问题描述如果我在系统上有多个加密狗，我所拥有的许可证将被锁定到错误的加密狗。解决/修复方法 MXE的许可软件与其他供应商发布的其他应用程序共享该软件。 MXE加密狗没什么特别之处。它就像其他公司的硬件一样。如果在安装软件时系统中有多个加密狗，则软件...

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