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Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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等级-LV2-ChipDebug

5年前发布273次阅读

XILINX FPGA Sub-optimal placement for a clock-capable IO pin and MMCM pair错误解决办法

今天综合的时候遇到一个问题:Sub-optimal placement for a clock-capable IO pin and MMCM pair. If this sub optimal condition...

XILINX FPGA Sub-optimal placement for a clock-capable IO pin and MMCM pair错误解决办法-ChipDebug

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等级-LV1-ChipDebug

4年前更新272次阅读

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别

我们前面的两篇文章讲了7系列的时钟结构和clock region内部具体组成，这篇文章我们来讨论下MRCC和SRCC的区别。只有7系列的FP...

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别-ChipDebug

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别-ChipDebug

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别-ChipDebug

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8年前发布271次阅读

VIVADO综合是否支持$CLog2函数？

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8年前发布271次阅读

2018.x Zynq UltraScale + MPSoC：如何在Linux中实现SATA性能

问题描述在Zynq UltraScale + MPSoC器件上，如何在Linux中实现SATA读写性能？解决/修复方法要在Linux中实现SATA读写性能，您需要按照以下说明操作。 1）在Vivado设计中为SATA控制器启用CCI（Coherency）并生成HDF，如下所示： 2）使用上述设计HDF创建PetaLin...

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4年前更新267次阅读

Zynq 7000 – 在ICAP和PCAP之间切换的建议

描述当处理系统（PS）和处理器配置访问端口（PCAP）控制配置逻辑时，可Program逻辑（PL）和内部配置访问端口（ICAP）被锁定在配置逻辑之外。同样，当ICAP处于控制状态时，PCAP和PS将被锁定。我如何在它们之间切换？解在切换到另一个之前，必须完成所有PCAP或I...

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等级-LV2-ChipDebug

5年前发布267次阅读

vivado时序收敛官方文档UG1292解读之一

最近有网友对小编说：xilinx时序收敛完全不会用，不知道工具在干啥，一直都在瞎点，报告一直是瞎看。
而多数吃瓜群主众表示：
好...

vivado时序收敛官方文档UG1292解读之一-ChipDebug

vivado时序收敛官方文档UG1292解读之一-ChipDebug

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7年前发布264次阅读

xinlinx k7系列fpga的gtx接口用一个时钟两路sdi输出可以吗？

xinlinx k7系列fpga的gtx接口用一个时钟两路sdi输出可以吗？有人说要用两个时钟

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8年前发布262次阅读

VRTEX II，DCI/XCITE -如果VRN或VRP引脚未连接会发生什么？

描述如果VRN或VRP引脚未连接，会发生什么？解决方案当VRN/VRP引脚未连接时，DCI将尝试匹配“无限阻抗”。-对于LVDCI和LVDCIIVDV2标准，输出将有效地为3-陈述。-对于大多数HSTLLDCI、SSTLYDCI和GTLYDCI标准，片上终端将完全关闭。（例外是HSTLLIVIVDCI、GTLYDC...

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6年前发布261次阅读

想问下大家在使用Xilinx A7系列的FPGA来开发SoC时，自己写的IP模块，是如何挂接到总线的Dummy上的？

像这个预留的dummy模块，如果一开始提供的信号参数列表和自己设计的IP信号参数列表不同，不知道要怎么改？

想问下大家在使用Xilinx A7系列的FPGA来开发SoC时，自己写的IP模块，是如何挂接到总线的Dummy上的？-ChipDebug

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7年前发布259次阅读

调用Vivado 1000BASE-X PCS / PMA或SGMII IP Core实现以太网数据传输，结果只能接收，不能发送

我调用了Vivado 1000BASE-X PCS / PMA或SGMII IP Core以实现以太网数据传输，结果FPGA（ARTIX 7）够能接收来自PC上位机发送过来的数据，而FPGA发送的数据却不能在上位机检测到。选用的是SGMII，PHY Mode，开启自协商。

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4年前更新259次阅读

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

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赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

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8年前发布258次阅读

Vivado综合 – 由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”

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4年前更新255次阅读

Xilinx FPGA到PC使用以太网实现信息数据传输

一、以太网简介与优势以太网(Ethernet)不同于互联网，是当今现有局域网采用的最通用的通信协议标准，该标准定义了在局域网中采用...

Xilinx FPGA到PC使用以太网实现信息数据传输-ChipDebug

Xilinx FPGA到PC使用以太网实现信息数据传输-ChipDebug

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8年前发布252次阅读

Vivado综合设计助手 – SystemVerilog数据类型支持

描述此答复记录描述了Vivado Synthesis支持的各种SystemVerilog数据类型，并提供了它们的编码示例。这些编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。注意：每个编码示例都可用于直接创建Vivado项目。请参阅每个源文件中的...

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8年前发布252次阅读

什么是DDR4 alert_n信号的上拉电阻指南？

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8年前发布251次阅读

notepad 编辑diamond（LATTICE FPGA 软件）怎么都是乱码？

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3年前更新251次阅读

Vivado 2019.2 安装教程

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电...

Vivado 2019.2 安装教程-ChipDebug

Vivado 2019.2 安装教程-ChipDebug

Vivado 2019.2 安装教程-ChipDebug

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Vivado 2019.2 安装教程-ChipDebug

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8年前发布248次阅读

如何使用Vivado Simulator运行行为仿真？

描述寄存器传输级别（RTL）的行为仿真允许您在综合或实现工具进行任何转换之前仿真和验证您的设计。通常执行它以验证代码语法，...

如何使用Vivado Simulator运行行为仿真？-ChipDebug

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8年前发布246次阅读

嵌入式Linux – flashcp命令在写入大于16MiB的映像时失败

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8年前发布246次阅读

Vivado – 当我逐个将源文件添加到项目中时，Vivado会发出不必要的严重警告

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8年前发布244次阅读

Vivado – link_design与synth_design Tcl命令

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8年前发布243次阅读

ZYNQ UltraScale+MPSoC示例设计：使用AXI DMA 64位寻址

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3年前更新243次阅读

缩短Vivado编译时间（6）：审视时序约束

在描述时序约束时，一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象，即约束对应的对象的个数（通常这些...

缩短Vivado编译时间（6）：审视时序约束-ChipDebug

缩短Vivado编译时间（6）：审视时序约束-ChipDebug

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缩短Vivado编译时间（6）：审视时序约束-ChipDebug

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8年前发布242次阅读

ViVADO仿真：如何使用SyopopsVCS编译ViVADO中的库并执行仿真

描述在VIVADO设计套件中，仿真库和模型已经从ISE改变。如何在ViVADO中进行VCS仿真？解决方案概述：VCS提供了两种引用Xilinx模型库的方法，用于函数级和门级仿真：预编译和动态。注：Vivado库参考文献的方法已由ISE改变。音符的变化是：UNISIM库现在包含了功能...

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4年前更新241次阅读

xilinx FPGA平台DDR3设计教程之仿真与综合

文档有点老，但是DDR3相关的基础知识也就那么多。换成vivado也差不多。xilinx平台DDR3设计教程之仿真篇_中文版教程链接:xilinx平台DDR3设计教程之综合篇_中文版教程链接:

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8年前发布240次阅读

Zynq-7000 SoC – 我可以交换PS DDR DQ引脚进行电路板设计吗？

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8年前发布239次阅读

使用Vivado仿真库 – SIMPRIM库

描述在设计中实例化组件时，仿真器必须引用描述组件功能的库，以确保正确仿真。 Xilinx库根据模型的功能分为几类。您必须根据仿真点指定不同的仿真库。本文将更详细地介绍SIMPRIM库。解 SIMPRIM库用于仿真综合或实现后生成的时序仿真网表。注意：仅在Ver...

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5年前发布238次阅读

差分时钟从普通IO口输入fpga后不稳定的问题

差分时钟从普通IO口输入fpga后，我用ibufds转成单端信号，再经过bufg，然后用这个时钟驱动计数器计数，用ila看计数结果发现时钟周期不稳定，大家有什么解决的办法吗？需要添加什么约束或者还要加什么原语？

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等级-LV2-ChipDebug

8年前发布237次阅读

Vivado综合 – 错误：[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* .v”：*]

描述 Vivado Synthesis返回以下错误。我该如何解决这个问题？错误：[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* / demo.v”：40] 错误：[Common 17-69]命令失败：综合失败 - 请参阅控制台或运行日志文件以获取详细信息解发生这些错误是因为缺省网络类...

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8年前发布236次阅读

如何使用Vivado Simulator运行时序仿真？

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