SOC FPGA论坛首页-ChipDebug-第1008页

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等级-LV2-ChipDebug

6年前发布1次阅读

5.1i核心生成器- COE和MIF文件对于ViTeX和ViTEX II内核的作用是什么？

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等级-LV1-ChipDebug

6年前发布4次阅读

为什么Timing Closure Floorplan中的Show Path Edges实用程序不显示分配给LogicLock™区域的关键路径中的所有节点？

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等级-LV1-ChipDebug

6年前发布1次阅读

11.2 XST – “错误：HDLC编译器：637 – ”。vhd“行xx：Net abcd [x]不断从多个地方驱动”

问题描述在针对Virtex-6 / Spartan-6器件时，我在XST中收到以下错误，但是当我定位旧器件时没有任何问题。为什么？错误：HDLCompiler：637 - “<file> .vhd”行xx：净状态[7]不断从多个地方驱动错误：HDLCompiler：208 - “<file> .vhd”行yy：...

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等级-LV3-ChipDebug

2年前更新9次阅读

Verilog+HDL应用程序设计实例精讲.pdf

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等级-LV2-ChipDebug

6年前发布49次阅读

CPLD -如何锁定引脚/控制位置？

描述一般描述：如何控制引脚的设计与引脚分配？解决方案销销控制销：如果您已经成功地将设计适配到CPLD器件中，并且构建包含该器件的原型，您可能希望“锁定”该引脚。在ISE的基础上，转到进程标签；在“实现设计”下，可以选择“锁定引脚”。YouTubeUCF文件...

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等级-LV2-ChipDebug

6年前发布13次阅读

LogiCORE IP XAUI v10.1 / v10.2 – 在Kintex-7和Virtex-7初始或通用ES器件上进行数据传输时，sync_status置为无效

描述在Kintex-7或Virtex-7初始ES或通用ES器件上传输数据期间，sync_status被取消声明。我没有看到rxnotintable或rxdisperr被断言。解要解决此问题，请在* _block.vhd（v）文件中进行以下更改： Verilog的：从： mgt_rxlock_r1 <= mgt_rxlock和（不是mgt_...

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等级-LV1-ChipDebug

6年前发布10次阅读

三速以太网rx_err [2]和rx_err [1]错误是否可以同时发生故障？

使用三速以太网（TSE）IP时，rx_err [2]（CRC错误）和rx_err [1]（无效长度错误）可以同时置位。这两个信号不是互斥的，这是预期的行为。解决/修复方法如果与rx_err [1]（无效长度错误）同时置位，则应忽略Rx_err [2]（CRC错误），因为CRC错误仅适用于具有...

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等级-LV1-ChipDebug

6年前发布13次阅读

Spartan-3 / -3E – 是否应监控BUSY信号的SelectMAP回读？

问题描述对于Spartan-3 / -3E SelectMAP回读，即使回读期间的配置时钟（CCLK）频率低于50 MHz，也必须监控BUSY信号。无法监控BUSY信号可能导致数据读回错误。注意：Xilinx编程软件旨在监控此信号，因此这不是问题。此解决方案适用于自定义SelectMAP配置解决...

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等级-LV2-ChipDebug

6年前发布7次阅读

5.1ISP2影响- GUI不启动并报告“在写保护目录中启动的影响-请重新启动影响”（Solaris）

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等级-LV1-ChipDebug

6年前发布12次阅读

MIG 7系列1.1 – MIG 1.1版不支持所选器件

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6年前发布1次阅读

9.1 – ISE仿真器 – 仿真Virtex-5 PLL时除以零误差

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等级-LV2-ChipDebug

6年前发布2次阅读

3.4 FPGAExpress-我如何添加新的SpartanII 200包FPGAExpress？

描述关键词：Spartan，SpartanII，Spartan2，2S200，FPGAExpress紧迫性：标准一般描述：我如何为FPGAExpress添加新的SpartanII 200软件包？见（Xilinx解决方案8913）.解决方案这个问题在最新的3.1i服务包中是固定的：HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI...

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等级-LV1-ChipDebug

6年前发布4次阅读

我可以使用低压差分信号（LVDS）信号作为常规锁相环（PLL）的输入和/或输出时钟吗？

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等级-LV1-ChipDebug

6年前发布11次阅读

MIG v3.1，Virtex-6 DDR3 – 仿真测试平台（sim_tb_top.v）所需的更改，以跳过校准并避免内存溢出错误

问题描述运行默认MIG输出仿真时，校准需要很长时间才能完成，并且可能会发生内存溢出错误。＃sim_tb_top.comp_inst.mem_8_4.gen_mem [1] .u_comp_ddr3.memory_write：at 40733688.0 ps ERROR：内存溢出。使用数据xxxxxxxx001f0041写入地址00083e将丢失。解...

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等级-LV3-ChipDebug

2年前发布17次阅读

Sigma-Delta DAC中插值滤波器的研究与实现

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6年前发布9次阅读

XC3000：XNFPREP 5.2.1：分段故障（内核转储）

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6年前发布9次阅读

ChipScope GTX IBERT，Virtex-5 FXT / TXT – 对DFETAP值执行扫描测试无法正常工作

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等级-LV1-ChipDebug

6年前发布10次阅读

警告（205007）：IBIS输出文件中的截断引脚名称为“IBIS引脚名称”，以符合IBIS 3.2 / 4.0 / 4.1标准

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等级-LV1-ChipDebug

6年前发布1次阅读

LogiCORE SPI-4.2（POS-PHY L4） – NGDBuild：使用SPI-4.2 Core运行NGDBuild时出现“WARNING”和“INFO”消息

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等级-LV2-ChipDebug

7年前发布155次阅读

谁有LATTICE FPGA XO2 CPLD SSPI详细时序图吗？

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Lattice-莱迪斯

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6年前发布1次阅读

5.1 IIS-ProjaveNavigor没有正确标识实例化层次结构。

描述关键词：GUI、PROJ、Nava、层次、非、正确、错误、实例化紧迫性：标准问题描述：ProjaveNavigor没有正确标识源文件层次结构。实例名称都是正确的，但由于某些原因，GUI不正确显示层次结构。解决方案这个问题的一个原因已经在源文件中的非ASCII字符（超出...

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6年前发布12次阅读

Spartan-6 FPGA GTP收发器向导v1.9 – 已知问题和发行说明

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等级-LV1-ChipDebug

6年前发布1次阅读

9.1i EDK – 错误：dcm_0_wrapper.vhd第110行 – C_CLKDV_DIVIDE的类型与16的类型不兼容

问题描述关键字：Platgen，C_CLKDV_DIVIDE，不兼容类型使用XPS时，我们希望将100 MHz时钟除以16.我们使用系统中最初使用的dcm，将参数C_CLKDV_DIVIDE设置为16并将引脚CLKDV连接到需要该频率时钟的IP。我正在使用XPS GUI来配置DCM。启动PLATGEN脚本后，我们收...

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等级-LV2-ChipDebug

6年前发布1次阅读

我如何确定我的C驱动器音量标签？

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等级-LV1-ChipDebug

6年前发布1次阅读

什么是10点或10点测试？

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等级-LV1-ChipDebug

6年前发布25次阅读

许可 – 在XLCM中更改XILINXD_LICENSE_FILE的值不会更新打开的应用程序的值

问题描述在Windows平台上，打开Xilinx许可配置管理器（XLCM）后，我可以更改XILINXD_LICENSE_FILE值并选择设置以查看在新位置找到的许可证（以及找到的其他许可证）。但是，会出现一个对话框，指出以下内容： “目前，开放的Xilinx应用程序或操作系统命令提示...

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等级-LV2-ChipDebug

2年前发布29次阅读

【论文推荐】基于FPGA的人体行为识别系统的设计

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等级-LV2-ChipDebug

6年前发布3次阅读

4.2i基础Schematic-在添加符号和保存之后，组件消失，项目管理器报告，“未添加消息符号；没有足够的内存来完成此操作”

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等级-LV2-ChipDebug

6年前发布23次阅读

开发板和套件 – 有问题的XUP板的RMA流程是什么？

描述我已经通过Xilinx技术支持进行了全板调试，结论是我有一个有故障的板/电缆。我是XUP（Xilinx大学计划）的一员，希望能够回归董事会。你下一步怎么做？我可以通过常规的RMA流程吗？解是。如果Xilinx电路板在保修范围内，那么您可以通过RMA门户网站向任...

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等级-LV1-ChipDebug

6年前发布5次阅读

如何通过多芯片选择确定Altera高性能存储器控制器II的芯片位值？

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