SOC FPGA论坛首页-ChipDebug-第1006页

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毛毛是只好汪

等级-LV1-ChipDebug

6个月前发布24次阅读

提问开源自定义ip不支持板子，该怎么修改啊

开源自定义ip不支持板子，该怎么修改啊-ChipDebug

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等级-LV2-ChipDebug

6年前发布1次阅读

PROMS – XC1700（XC17V00）和XC1800（XC18V00）器件的迁移指南

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等级-LV1-ChipDebug

6年前发布30次阅读

为什么Quartus Prime 16.1无法检测浮动许可证？

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等级-LV1-ChipDebug

6年前发布5次阅读

当使用两个对齐的时钟执行Stratix™增强型锁相环（PLL）仿真时，为什么时钟切换功能无法正常工作？

时钟切换功能不会在这种情况下，正确地仿真由于与在Quartus®II软件2.2版的PLL模型的问题。当两个PLL时钟的上升沿同时发生时，PLL仿真模型在时钟切换期间错过了第二个输入时钟的时钟边沿。如果您的两个时钟不是边对齐，则不会发生此问题。 Quartus II软件2.2...

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等级-LV1-ChipDebug

6年前发布4次阅读

6.1i CPLD CPLDFit – 文本装配器报告中的HDL方程式始终采用ABEL格式（“-ofmt”开关无法生成VHDL或Verilog方程式）

问题描述紧迫性：标准一般问题描述： HDL方程式的选项允许我选择显示已实现方程的语言。这不适用于文本fitter报告;方程总是在ABEL中。解决/修复方法目前，只有VHDL和Verilog方程可以显示在HTML报告中。 6.1i软件版本中已修复此问题。

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等级-LV1-ChipDebug

6年前发布21次阅读

我如何申请免费许可？如何为节点锁定或浮动配置它？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布53次阅读

Vivado IP Integrator – 严重警告：[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN（相关时钟/ axi_interconnect_0 / S00_ACLK）连接到异步复位源/ ARESETN。这可以防止设计满足时间要求

描述以下严重警告的含义是什么？我该如何解决？严重警告：[BD 41-1660]复位引脚/ axi_interconnect_0 / S00_ARESETN（相关时钟/ axi_interconnect_0 / S00_ACLK）连接到异步复位源/ ARESETN。这可能会妨碍设计满足时间要求。请更新外部时钟源/ M_AXI_GP0_A...

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等级-LV1-ChipDebug

6年前发布15次阅读

如何优化使用比APEX™专用输入和时钟引脚支持的时钟更多时钟的设计的性能？

如果您的设计有很多时钟，您可能需要考虑使用带有高频时钟的时钟使能而不是许多离散时钟。但是，如果必须使用比APEX器件支持的更多时钟信号（6个用于APEX 20K器件，8个用于APEX 20KE器件），则需要将剩余时钟信号放在常规I / O引脚上。为了最大限度地减少这...

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等级-LV1-ChipDebug

6年前发布5次阅读

8.1i EDK – 在我的ISE设计中添加XMP源后，如何在EDK设计中反映I / O的添加或删除？

问题描述我在我的ISE项目中添加了一个XMP文件。当我点击“查看HDL实例模板”时，我可以查看我的处理器系统的实例化模板。然后，我返回EDK并在我的处理器系统中添加一些I / O并在EDK中重新生成网表。当我返回ISE并再次选择“查看HDL实例模板”时，我没有看到我...

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等级-LV2-ChipDebug

6年前发布3次阅读

4.1i XST-XST在低级优化中的挂起

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等级-LV1-ChipDebug

6年前发布4次阅读

如何在Quartus II网络版软件中启用SignalTap II逻辑分析器？

只有启用了TalkBack功能，SignalTap®II逻辑分析仪才能在Quartus®II网络版中使用。要在Quartus II GUI中启用TalkBack功能，请按照下列步骤操作：在“工具”菜单上，选择“ 选项” 。在“选项”窗口中，选择“ Internet连接” 。在“Internet连接”对话框...

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等级-LV1-ChipDebug

6年前发布1次阅读

10.1 ChipScpe Pro Analyzer ILA / IBA – 上传数据并显示波形后，为什么列表和/或总线图窗口为空？

问题描述上传捕获数据并显示波形后，为什么ILA / IBA核心的列表和/或总线图窗口是空的？解决/修复方法默认情况下，“清单”窗口为空。如果要在此窗口中查看任何信号，则必须向其中添加信号。 1.在左下方窗格的信号浏览器中，使用Shift / Ctrl键和鼠标左键选...

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等级-LV3-ChipDebug

6个月前更新227次阅读

PotatoPie V4.0 入门教程(1)——开发板硬件资源介绍

板载接口介绍左边的有JTAG标识的TypeC口是板载下载器板子上面部分的有UART标识的TypeC口就是USB转串口.上部的CAMERA标识的是摄像...

PotatoPie V4.0 入门教程(1)——开发板硬件资源介绍-ChipDebug

PotatoPie V4.0 入门教程(1)——开发板硬件资源介绍-ChipDebug

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PotatoPie V4.0 入门教程(1)——开发板硬件资源介绍-ChipDebug

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等级-LV2-ChipDebug

6年前发布7次阅读

XACT到M1.5 I转换文档：预加载和MR输入属性

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6年前发布7次阅读

我可以将收发器RX引脚用作Arria 10和Cyclone 10器件上HDMI设计示例接收器接口（接收器）的CDR REFCLK吗？

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等级-LV1-ChipDebug

6年前发布2次阅读

打开报告文件可能会导致Project Clean失败

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等级-LV1-ChipDebug

6年前发布7次阅读

3.2 EDK – DCR INTC的基址在连接到OPB2DCR桥时计算错误

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6年前发布15次阅读

Q1。对于ISPMACH4000设备，总线管理员选项对所有的I/OS都是全局约束吗？Q2。当配置I/O作为总线保持器时，上电的信号状态是什么？

A1对于ISPMACH 40V/B/C/Z设备，总线保持器选项是对所有I/OS的全局约束。对于ISPMACH4000 ZE器件，它可以在每个引脚的基础上。A2在上电时，I/OS处于缺省状态。在设备进入用户模式之后，I/OS被拉为保持。如果信号被设置为拉保持，则在源被移除之后将PIN保持到先...

Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布40次阅读

Vivado – Vivado支持分层EDIF文件吗？

描述 Vivado是否支持分层EDIF（嵌套EDIF）文件？我的设计包含在其他EDIF源中实例化的多个EDIF（.edn）源文件。较低级别的EDIF文件未在父EDIF下正确显示在层次结构源视图中，并在综合和实现中被视为黑盒模块。解分层EDIF设计可以在Vivado中综合和实现。但...

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等级-LV1-ChipDebug

6年前发布5次阅读

为什么Quartus II软件禁止在Cyclone III器件的I / O bank 1中使用LVDS I / O标准？

Quartus®II软件禁止您在旋风®使用LVDS I / O标准的I / O块1 III器件当所述配置器件的I / O电压不2.5V。要解决此问题，您需要将配置器件I / O电压更改为2.5V。要在Quartus II软件中更改器件配置I / O电压，请执行以下操作：导航到“分配”>“器件”>...

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等级-LV1-ChipDebug

6年前发布1次阅读

8.1i NGDBuild – 对于XAPP509，是否可以安全地忽略NGDBUILD的BEL约束警告（警告：NgdBuild：483）？

问题描述对于XAPP509，是否可以安全地忽略NGDBUILD的BEL约束警告（警告：NGDBuild：483）？ “警告：NgdBuild：483 - 属性”BEL“开启 “receiver_module / data_recovery_unit / lk.da / lf.7.Q_7”是错误的类型目的。有关详细信息，请参阅“约束指南” 属性...

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等级-LV2-ChipDebug

6年前发布4次阅读

3.1i NGDBug，基础示意图-“错误：ngdBuff:432 -逻辑块xxx”类型“BufgMUX0/BufGMUX1”未展开

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6年前发布5次阅读

EPF10K50V和EPF10K130V器件属于哪个系列？

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6年前发布2次阅读

10.1 Project Navigator – 我无法将ABEL hdl文件添加到项目中

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6个月前更新15次阅读

提问Nios II gen2固化到EPCS16中，一直失败，有没有大神帮忙看一下

Info: 2024-4-15 18:03:11 - (详细) sof2flash: StartingInfo: 2024-4-15 18:03:14 - (详细) sof2flash: DoneInfo: Using cable "USB-Blaster [USB-0]", device 1, instance 0x00Info: Resetting and pausing target processor: Info: OKInfo: Reading System...

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等级-LV2-ChipDebug

6年前发布3次阅读

4.1i FPGA编辑器——如何激活未使用的引脚的下拉？

描述关键字：4000、Spartan、下拉、下拉、未使用、I/O、IO、PIN、实现、配置、选项、FPGA、编辑器紧迫性：标准一般描述：如何激活未使用的I/O引脚上的下拉，因为它们被拖拉，默认情况下，内部上拉电阻（20K-100K欧姆）？解决方案Xilinx实现工具还没有为用户提...

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等级-LV1-ChipDebug

6年前发布9次阅读

我可以将收发器RX引脚用作Arria 10和Cyclone 10器件上的HDMI设计示例发送器接口（源）的Tx PLL REFCLK吗？

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等级-LV1-ChipDebug

6年前发布11次阅读

为什么tx_st_ready0在我的自定义PCI Express仿真中仍然被取消断言？

如果在自动生成的PCI Express逻辑®示例链式设计顶层测试台文件<名称变异> _example_chaining_pipen1b.vhd被连接到错误的时钟（internal_core_clk_out）这可以被看见。在<variation_name> _example_chaining_pipen1b.vhd所有逻辑必须连接到pld_c...

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等级-LV1-ChipDebug

6年前发布13次阅读

3.2 EDK – “bash.exe：警告：找不到/ tmp，请创建！”

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等级-LV1-ChipDebug

6年前发布13次阅读

主动HDL仿真向导平面中模拟信号出现的红色指针是什么？

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Lattice-莱迪斯

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