SOC FPGA论坛首页-ChipDebug-第176页

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等级-LV1-ChipDebug

8年前发布31次阅读

6.3i Data2MEM – “错误：Data2MEM：33 – 在'xxx.bmm'中找不到代码段＃1的ADDRESS_SPACE匹配。代码段＃1占用[0xYYYYYYYY：0xZZZZZZZZ]”

问题描述一般问题描述：如果我将ELF文件添加到包含EDK子模块和关联BMM文件的ISE项目中，当我尝试生成比特流时会发生类似于以下的错误： “错误：Data2MEM：33 - 在'C：/XC2VP20/implementation/system_stub.bmm'中找不到代码段＃1的ADDRESS_SPACE匹配。代码...

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8年前发布31次阅读

LogiCORE PCI-X – “n”，“ne”，“s”，“x”，“xe”和“xf”等后缀对于不同的LogiCORE文件意味着什么？

问题描述 PCI-X LogiCORE包含许多用特定后缀指定的文件，例如“n”，“ne”，“s”，“x”，“xe”和“xf”。例如，Verilog包装器文件名为pcix_lc_64x.v，pcix_lc_64x，依此类推。这些后缀是什么意思？解决/修复方法 PCI-X LogiCORE以下列三种模式之一运行;...

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8年前发布31次阅读

6.1i Floorplanner – 由Floorplanner写出的UCF包含AREA GROUP中不存在的元件

问题描述关键字：Floorplanner，UCF，范围，读取，SLICE，TBUF，MULT，BRAM 解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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8年前发布31次阅读

6.1i ISE安装：我在哪里可以下载以前的服务包？

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8年前发布31次阅读

6.1i时序分析器 – “查找内容”对话框中的字符限制不够大

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8年前发布31次阅读

6.1i约束编辑器 – Block RAM未列在RAM类别下

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8年前发布31次阅读

3.2 EDK – PBD编辑器导致“.mhs”中的数据损坏

问题描述关键字：XPS，PBDE，移动，复制，EDK，腐败，腐败解决/修复方法

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等级-LV1-ChipDebug

8年前发布31次阅读

5.2i Data2BRAM – 如何计算BMM文件中的地址空间？

问题描述一般问题描述：如何计算BMM文件中的地址空间？解决/修复方法计算地址空间的公式是： #of blockRAM * blockRAM位的大小/ 8 -1 =地址空间（从零开始）对于Spartan-II / -IEIE和Virtex / -E架构，blockRAM的大小为2 ^ 12 = 4,096位对于Spartan-3和Vir...

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8年前发布31次阅读

9.1i PrimeTime / NETGEN – 为什么我在平面层次结构和非平面层次结构之间获得不同的结果？

问题描述为什么我在具有平面层次结构的后PAR网表和具有非平面层次结构的网表之间获得不同的结果？解决/修复方法翻译可以仅针对平面后PAR Verilog网表生成注释的SDC约束。

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等级-LV1-ChipDebug

8年前发布31次阅读

6.1i PAR – “警告：时序：2721 – 时钟<>是DCM <>的输入……这违反了<>的脉冲宽度，它具有最小的低脉冲……”

问题描述关键词：PAR，警告，dcm，dll，脉冲宽度，高，低，频率，范围，无效解决/修复方法 1 如果您已检查数据表并且输入频率符合您正在使用的模式的规格，则可以忽略该警告。 2 使用在DCM的输入时钟上创建PERIOD约束的简化方法也会导致此警告。例如，以下PER...

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8年前发布31次阅读

UltraScale + PCI Express集成模块（Vivado 2018.2） – 与Dell 5820/5810/7910系统的链接问题

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等级-LV2-ChipDebug

8年前发布31次阅读

如何将Windows Server 2016文件路径支持从260扩展到1024个字符？

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等级-LV2-ChipDebug

8年前发布31次阅读

为什么我会收到警告（16817）：在alt_etipc3_nphy_elane.v上的Verilog HDL警告（12698）

在使用多个英特尔®Stratix®10E-tile Hard IP以太网英特尔FPGA IP编译设计时，您可能会看到由于模块冲突而出现的上述警告。当以太网英特尔FPGA IP的E-tile Hard IP的多个实例在同一英特尔®Quartus®Prime项目中使用不同的配置时，设计可能会错误编译，这也...

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等级-LV2-ChipDebug

8年前发布31次阅读

OpenCL SDK安装期间出错：读取文件/etc/OpenCL/vendors/Altera.icd时出错

在用于OpenCL™安装的英特尔®FPGASDK期间，错误消息可能如下所示：“读取文件时出错/opt/OpenCL/vendors/Altera.icd”

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等级-LV2-ChipDebug

8年前发布31次阅读

当英特尔®Arria®10外部存储器接口IP和英特尔Arria 10 PHYLite IP放置在同一个I / O列中时，为什么EMIF校准会挂起？

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等级-LV2-ChipDebug

8年前发布31次阅读

quarteus无法识别USB Blaster怎么办？

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FPGA常见问题

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7年前发布31次阅读

XHMC IP不支持XHMC IP链式HMC器件拓扑

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等级-LV1-ChipDebug

5年前发布31次阅读

地点北京，有偿请求xilinx的XC95288 ISA PCI总线驱动开发或排故

地点北京，有偿请求xilinx的XC95288 ISA PCI总线驱动开发或排故。qq：363020987

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等级-LV1-ChipDebug

5年前发布31次阅读

DMA往SSD中传输数据

我这里有一块ZXCU9eg的zynq板卡，想做一个将AD模块输出数据传输到SSD硬盘里的一个工程，由于刚接触到LINUX，很多东西不太了解，现在的问题是我生成了一个递增数，但不知道怎么将这个数据从DMA中传输到硬盘里。

FPGA常见问题

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等级-LV4-ChipDebug

4年前更新31次阅读

画FPGA数字时序图的visio模版库

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FPGA CPLD资料源码分享

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4年前更新31次阅读

备忘录–基于FPGA的CRC校验

基于FPGA的CRC校验实现一、CRC概述二、实现原理三、代码实现四、备忘录
一、CRC概述已经有大量的文章中解释了CRC的原理实现...

备忘录--基于FPGA的CRC校验-ChipDebug

易灵思(Elitestek)

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4年前更新31次阅读

FPGA时序约束理论之伪路径

1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...

FPGA时序约束理论之伪路径-ChipDebug

FPGA常见问题

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8年前发布30次阅读

在HDL代码中使用推断内存时，如何更改Synplify使用的内存资源类型？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布30次阅读

I / O或时钟引脚上输入的最大上升/下降时间是多少？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布30次阅读

ispVM系统中列出的某些Flash设备为“Beta”。这是什么意思？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布30次阅读

如何在批处理模式下调用和使用Active-HDL莱迪思版？

要在批处理模式下运行Active-HDL莱迪思版，可以从DOS命令窗口执行“vsimsa”命令。 “vsimsa”没有任何图形用户界面（GUI）。它对于运行自动脚本或回归测试很有用，它可以从命令窗口调用为“vsimsa -do macro”。
以下是用于模拟Verilog设计的示例宏文件。由...

Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布30次阅读

导致ispLEVER消息的原因是：“错误：无法从Context中读取设计输入类型”？

ispLEVER错误消息：“错误：无法从上下文中读取设计条目类型”，通常是由于Windows Vista中的权限错误。安装软件时，请确保您具有管理员权限。还要确保在安装过程中关闭Vista UAC（用户访问控制）。
您可能还会发现，如果关闭UAC，ispLEVER将运行得更好。
。...

Lattice-莱迪斯

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8年前发布30次阅读

如何从LatticeMico32 ELF文件生成Intel Hex或SREC文件？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布30次阅读

MachXO2中硬化I2C模块的特性是什么？

强化I2C模块支持以下功能：
可编程总线主机，从机模式
多主仲裁
标准模式和快速模式数据传输速率高达400 KHz

Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布30次阅读

如何实现在ECP3中由ODDRXD1的输出驱动的三态缓冲器？

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Lattice-莱迪斯

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