SOC FPGA论坛首页-ChipDebug-第233页

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等级-LV1-ChipDebug

7年前发布5次阅读

LogiCORE Viterbi Decoder v6.2 – 为什么仿真中的延迟与数据手册中的延迟方程不匹配？

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7年前发布6次阅读

10.1 ChipScope Pro – 当使用IBERT参数扫描控制台时，我收到“获取扫描测试结果文件时出错”并且我的一些结果丢失了

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7年前发布1次阅读

10.1布局规划编辑器 – 区域组范围写错了

问题描述在Floorplan Editor中创建区域组范围时，它会将所有RANGE约束放在一行中，但会忽略它们。解决/修复方法要解决此问题，请手动编辑UCF并将RANGE值分配到UCF中的单独行。例以下是不正确的： AREA_GROUP“AG_u3”RANGE = SLICE_X79Y76：SLICE_X74Y73，...

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7年前发布2次阅读

9.2i EDK SP2 – plbv46_opb_bridge_v1_00_a，SPLB_Clk接地

问题描述 EDK 9.2 sp1（EDK_Jm.16 + 0）不会自动将plbv46_opb_bridge外设的SPLB_Clk端口连接到连接的PLB总线（PLB_Clk）。端口连接到GND，并且PlatGen中没有错误或警告。 SPLB_Clk未显示在已过滤的PORTS列表（系统程序集视图）中。解决/修复方法请将此信号手...

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7年前发布7次阅读

LogiCORE FIR编译器v3.1 – 如果我的COE文件中有大量系数，为什么GUI会冻结？

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7年前发布3次阅读

Virtex-4 RocketIO向导 – GT11_INIT状态机启动失败

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7年前发布6次阅读

MPMC2 v1.8 – 从MPMC2 v1.7迁移到MPMC2 v1.8

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7年前发布17次阅读

LogiCORE直接数字频率综合（DDS）编译器v1.1 – 为什么SCLR信号有效时输出不会变为零，或者为什么SCLR信号有效时行为仿真输出X？

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7年前发布2次阅读

8.2.01 System Generator for DSP – 如何更改时序分析流程的实施选项？

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7年前发布1次阅读

8.2i EDK SP1 – EDK 8.2i SP1中的Spartan-II，Spartan-IIE和Virtex不支持某些处理器IP内核

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7年前发布4次阅读

8.2i Virtex-5，创建时序约束过程 – 启动后提示提供UCF和NGD文件

问题描述当我启动Create Timing Constraints过程时，系统会提示我输入UCF和NGD文件。什么时候修好？解决/修复方法计划在下一个主要版本的设计工具中修复。

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7年前发布3次阅读

10.1 AccelDSP综合工具 – AccelDSP是否具有批处理模式工具？在哪里可以找到有关AccelDSP命令行流的文档？

问题描述 AccelDSP是否有批处理模式工具？解决/修复方法是的，有一个名为“AccelShell.exe”的批处理模式工具，位于bin目录中，带有“AccelDSP.exe”（GUI）。要开发AccelDSP Tcl脚本，请运行GUI并使用“accel.log”文件作为起点。例如，如果在GUI中运行Arra...

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7年前发布2次阅读

8.1i ISE – 将项目从ISE 7.1i转换为ISE 8.1i格式后，查看快照失败：“打开失败： “

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7年前发布4次阅读

8.1i Virtex-4 PAR – “错误：位于：共享地址线的ECC RAM上472”

问题描述我正在使用两个RAMB32_S64_ECC组件来创建一个带ECC的512x128双端口内存。放置期间我的设计失败并报告以下错误： “错误：位置：472 - Placer无法为组件ECC0 / RAMB16_LOWER创建RAMB16 ECC模式级联相关RPM。设计不可布线。这个问题的原因：结构化逻...

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7年前发布3次阅读

Spartan-3E – 使用STARTUP_SPARTAN3ESchematic符号时，多重启动配置不起作用

问题描述使用STARTUP_SPARTAN3ESchematic符号上的多重启动触发（MBT）引脚时，多重启动配置不起作用。解决/修复方法 STARTUP_SPARTAN3E在Schematic符号上交换了MBT和全局3状态（GTS）。在FPGA Editor视图中可以看到此问题，因为您将看到MBT信号布线到GTS，如...

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7年前发布2次阅读

Virtex-4 RocketIO – 为什么FX MGT封装不包含封装的0.22uF旁路电容？

问题描述一般问题描述： Virtex II Pro封装为MGT提供0.22uF旁路电容。为什么这些不包含在Virtex-4 FX封装中？解决/修复方法由于封装空间有限，V4FX中的MGT没有0.22uF旁路电容。

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7年前发布6次阅读

嵌入式三态以太网MAC Wrapper v1.0 – 当在RGMII模式下使用EMAC时，顶层包装器中的IDELAY被错误地实例化

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7年前发布4次阅读

6.3i库指南 – 6.1i库指南指出Spartan和Virtex系列不支持CBXCLED，CBXCLE，CBXRLE组件

问题描述关键词：CB2CLED，CB4CLED，CB8CLED，CB16CLED，CB2CLE，CB4CLE，CB8CLE，CB16CLE，CB2RLE，CB4RLE，CB8RLE，CB16RLE，可加载，可级联，双向，二进制，计数器。解决/修复方法

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7年前发布1次阅读

6.3i XST – XST错误地综合了特定的VHDL解码器

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7年前发布16次阅读

NC-VHDL – 如何使用NC-VHDL运行仿真？

问题描述如何使用NC-VHDL运行仿真？有关编译NC-VHDL仿真库的信息，请参阅（Xilinx答复9420）。解决/修复方法在使用NC-VHDL之前，必须将仿真库编译为<compiled_lib_dir>。有关编译Xilinx VHDL库的说明，请参阅（Xilinx答复9420）。根据RTL仿真的设...

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7年前发布2次阅读

6.2i XST – XST是否支持syn_encoding？

问题描述关键词：XST，警告，Xst：38，Xst：37 解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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7年前发布10次阅读

6.1 EDK如果MHS中未指定，则多时钟信号上的时钟信号连接到相同的时钟

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7年前发布12次阅读

6.1i体系结构向导/时钟向导 – 不保存对时钟缓冲区的更改

问题描述一般问题描述：在时钟向导的时钟缓冲区窗口中，我可以从DCM输出或CLKIN中选择I0或I1输入。但是，重新打开“.xaw”文件后，非默认选择将丢失 - “时钟向导”会将更改重置为默认设置。解决/修复方法最新的6.1i Service Pack中已修复此问题，可从以下...

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7年前发布4次阅读

6.1i CPLD CPLDFit – 文本装配器报告中的HDL方程式始终采用ABEL格式（“-ofmt”开关无法生成VHDL或Verilog方程式）

问题描述紧迫性：标准一般问题描述： HDL方程式的选项允许我选择显示已实现方程的语言。这不适用于文本fitter报告;方程总是在ABEL中。解决/修复方法目前，只有VHDL和Verilog方程可以显示在HTML报告中。 6.1i软件版本中已修复此问题。

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7年前发布8次阅读

3.2 EDK – OPB_UARTLITE – “错误：MDT – 没有stdin接口可用于外设的驱动程序 “

问题描述关键字：UART，错误，MDT，stdin，stdout，级别解决/修复方法

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7年前发布15次阅读

如何使用英特尔®许可证管理器实现FLEXlm RESERVE功能来分配英特尔®Quartus®Prime软件许可证？

要使用英特尔®许可证管理器FLEXlm的RESERVE功能授予用户或用户组访问英特尔®Quartus®Prime软件许可证池的权限，请执行以下步骤：在新的文本文件中，为要创建的每组用户添加GROUP行，如下所示： GROUP <组名> <用户名1> <用户名2> 2.为...

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6年前发布100次阅读

关于三段式状态机条件触发动作

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FPGA常见问题

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4年前发布367次阅读

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？

（本文介绍了PCIe标准中Ordering的规则A3，A4，D3和D4，即Posted Request和Completion必须能够超越Non-Posted Request）
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[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug

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3年前更新0次阅读

FPGA学习-从D触发器的角度说明建立和保持时间

从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，...

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3年前更新4次阅读

芯光不问赶路人，安路科技科创板上市一周年回顾

芯光不问赶路人，安路科技科创板上市一周年回顾-ChipDebug

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