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1个月前更新3016次阅读

安路FPGA开发板核心板 Potato Pie V2.1 软件及资料更新帖（2023/10/15）

开发板介绍安路开发板核心板PotatoPie V2.0来了，专为创客和学生设计！购买链接： https://item.taobao.com/item.htm?spm=a230r....

安路FPGA开发板核心板 Potato Pie V2.1 软件及资料更新帖（2023/10/15）-ChipDebug

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安路FPGA开发板核心板 Potato Pie V2.1 软件及资料更新帖（2023/10/15）-ChipDebug

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这个串口实验对时序要求比较高，我首先测了一下内部晶振，改了一下频率参量，终于成功了

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2年前更新260次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

开源PCIe核源代码-ChipDebug

FPGA常见问题

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1年前更新101次阅读

FPGA实现直流电机驱动(速度位置控制)

一. 简介
本篇文章将介绍如何使用FPGA实现一个直流有刷电机控制器，主要包括速度控制和角度控制(好像在无刷电机控制中，习惯...

FPGA实现直流电机驱动(速度位置控制)-ChipDebug

FPGA开源项目

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2年前更新1624次阅读

Xilinx FPGA Vivado 降低扇出的又一个好方法

Vivado提供了多种方法来降低扇出。毕竟，高扇出网线带来的直接后果是大量的布线资源被占用，从而导致延迟过大，出现时序违例，甚...

Xilinx FPGA Vivado 降低扇出的又一个好方法-ChipDebug

Xilinx FPGA Vivado 降低扇出的又一个好方法-ChipDebug

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19小时前发布14次阅读

安路FPGA使用JTAG下载比特流固件出错

基于PotatoPie V4.3开发板，设计了一个板子，然后使用FPGA下载器给FPGA下载比特流文档，出现错误，如下：图1我的板子JTAG仿真...

安路FPGA使用JTAG下载比特流固件出错-ChipDebug

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2年前更新1529次阅读

XILINX FPGA vivado 2018.3及任意版本 license下载

任意版本实测可用，有效期到2037年，下载链接如下：

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8个月前更新656次阅读

Synopsys Cadence 最新EDA软件分享，含VCS DC DVE Verdi Spyglass Hspice ICC2 PT Libcompiler Synplify Coretools Fm indago XCELIUMMAIN INNOVUS 等

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FPGA CPLD资料源码分享

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1年前更新1453次阅读

EDA仿真调试软件VCS2020和Verdi2020下载分享

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1个月前发布12次阅读

gowin如何修改ip核

高云gowin是不是只支持配置ip核不支持修改ip核

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2年前更新519次阅读

黑金K7325开发板资料免费分享，含源码和教程

资料内容如下图，资料下载文末！如链接过期，请提醒我补码。

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6年前发布30次阅读

LogiCORE RapidIO – 调试SRIO核心中的初始化问题

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3年前发布211次阅读

[FPGA 实现及PCIe IP 核知识点] Equalization的4个phase，你真的了解吗

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2年前更新993次阅读

精通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析

通过SPI I2C IIC或GPIO模拟JTAG接口对LATTICE XO2 XO3 CPLD FPGA在线升级的开发笔记及源码分析本文主要是介绍单片机MCU ARM DSP...

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Lattice-莱迪斯

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1年前发布56次阅读

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？

最近在项目中需要连接多个自定义AXI设备，发现没办法将多个中断都连接到IRQ_F2P上，后来查阅资料发现要这么做：1.在 Processor S...

如何将多个中断连接到Zynq-7000 PS的IRQ_F2P？-ChipDebug

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6年前发布20次阅读

Schematic – “错误：DesignEntry：239 – 在（x，y，x，y）处错误的总线抽头;目标分支'd-branch-name'不是源分支's-branch-name'”的一部分

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2年前更新436次阅读

Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)

“ 上一篇文章Cordic算法FPGA实现cos,sin讲解了Cordic算法实现sin,cos等函数，本篇讲解Cordic算法实现distance=√(x^2+y^2 )，即...

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FPGA常见问题

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2年前更新138次阅读

Lattice Crosslink-NX比特流(bitstream)压缩以及转换为C文件的方法介绍

作者： Jack.Li（Lattice(莱迪思)半导体公司）关键字： bitstream转C文件方法一：在 Radiant 下进行压缩如上图（带图版本见一楼）所示，打开一个Radiant示例工程，然后：单击打开 DCE选择 Global选项卡3.找到 COMPRESS_CONFIG，把其值改为 ON单击保存进行...

Lattice-莱迪斯

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6年前发布169次阅读

.bit文件和.jed文件有什么区别？

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Lattice-莱迪斯

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2年前更新683次阅读

XILINX FPGA大位宽加法运算怎样实现才高效？

这里要求输入数据（两个加数) 的位宽至少大于48-bit，目标是充分利用DSP48的功能，实现高速设计（时钟频率至少400MHz) 。先来看...

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2年前发布137次阅读

求一个能用的实现SPWM波的Verilog代码

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FPGA常见问题

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祥哥爱学习

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14天前发布7次阅读

已解决请教易灵思原语问题，哪里可以看到易灵思支持的原语

请问下，易灵思有没有类似赛灵思bufr的原语

易灵思(Elitestek)

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6年前发布19次阅读

I / O或时钟引脚上输入的最大上升/下降时间是多少？

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Lattice-莱迪斯

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2年前更新61次阅读

发个quartus prime pro 的license

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2年前更新107次阅读

Intel Altera 开发工具 Quartus_21.2专业版破解器

仅作学习之用，版权（是的，你没听错）归题图所有。

Intel Altera 开发工具 Quartus_21.2专业版破解器-ChipDebug

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2年前发布6次阅读

intle FPGA开发工具 Quartus学习资料集分享

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1年前更新330次阅读

Quartus IP核破解及相关IP核代码

altera 提供了很多的IP核，在开发FPGA项目时候可以大大提高效率，但是网上的证书只有NIOS II 的授权。如何获取全部授权呢？
其实很简单，打开license.DAT
应该是这样：
FEATURE quartus alterad 2037.12 permanent uncounted 385FB2185EE1

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2年前更新273次阅读

全网最全xilinx ise vivado license 分享，可以用到2037年！！！

# 2037年之前的任何ISE_Vivado版本（包括HLS、AccelDSP、System Generator、软硬CPU、SOC、嵌入式Linux、重配置等等功能）都是永久使用。使用本license文件时要改名，文件名不能有汉字和空格。新建txt文件，复制以上内容到txt文件，然后改名为 vivadoLicence....

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2年前更新282次阅读

赛灵思的DDR IP手册ug586翻译和学习（1）

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（1）-ChipDebug

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2年前更新13次阅读

ASIC向FPGA的移植

ASIC原型验证是整个验证环节中非常重要的步骤之一，也是将ASIC的代码移植到FPGA平台上最重要的原因，本文章的意义在于：
对于系...

ASIC向FPGA的移植-ChipDebug

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2年前更新76次阅读

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式

赛灵思公司（Xilinx）的手册UG586：zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions，介绍的是DDR的IP核相关...

赛灵思的DDR IP手册ug586翻译和学习（4）第四章 User Interface的使用方式-ChipDebug

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