SOC FPGA论坛首页-ChipDebug-第955页

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等级-LV1-ChipDebug

6年前发布2次阅读

6.1i ChipScope Pro – 是否有一个“刷新”按钮强制更新波形GUI中的显示？

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等级-LV1-ChipDebug

6年前发布16次阅读

哪里可以找到LatticeECP3器件的整个引脚列表？

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Lattice-莱迪斯

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6年前发布58次阅读

VIVADO综合-替代HDL编码风格，以减少更长的运行时间

描述该应答记录描述了一些设计者可以结合的HDL编码实践，以加快运行时间。解决方案下面的示例verilog代码有可能减慢运行时：模块测试4（CLK，DIN，DOUT）；参数宽度＝20000；输入CLK；输入[WIDTH-1:0] DIN；输出寄存器[WIDTH-1:0] DOUT；生成开始一、二；（i...

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等级-LV1-ChipDebug

6年前发布1次阅读

针对Arria V GZ器件的9.8G CPRI IP核变化无法实现时序收敛

采用Arria V GZ器件的CPRI线路速率为9.8 Gbps的CPRI IP内核无法通过默认的Quartus II Fitter设置实现时序收敛。具体而言，它们在PCS-PLD路径上遇到保持时间违规，并且在PLD-PCS路径上遇到设置时间违规。解决/修复方法要获得更好的时序收敛结果，请执行以下操...

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6年前发布1次阅读

8.1i CORE Generator – 为ISE 8.1i（IP1_I）安装IP更新1时，IPupdate.log未正确更新

问题描述关键字：更新，核心，IP，存档，zip，安装，IPupdate 解决/修复方法 http://www.xilinx.com/ipcenter/coregen/81i_1_datasheets.htm 。

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等级-LV2-ChipDebug

6年前发布10次阅读

3.1i设计管理器-当使用VNC登录时，我遇到：“WAND/U警告（213）：调色板模式只支持8位伪彩色”

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6年前发布4次阅读

如何使用串行闪存加载程序（SFL）使用.svf文件对EPCS配置器件进行编程？

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6年前发布1次阅读

10.1 System Generator for DSP – 当EDK项目使用SDK进行编译时，为什么在重新编译EDK处理器块的C代码后无法看到预期的行为？

问题描述我正在使用硬件协同仿真模块上的“编译和更新比特流”按钮来更新EDK处理器模块中c代码的更改。当我运行此过程时，“。bit”文件会更新，但更改不会反映在硬件协同仿真中。解决/修复方法此问题是由于EDK项目已配置为将软件项目用于其软件项目的已知限...

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1年前更新108次阅读

FPGA数字信号、图像书籍免费下载

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FPGA CPLD资料源码分享

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6年前发布8次阅读

4.2i基础-我无法综合或添加ABEL文件到HDL项目

描述关键词：ABEL，HDL，综合，顶层，灰色，不突出紧迫性：标准一般描述：我不能将ABEL文件添加到项目管理器中的项目中，并且“ABEL”语言选择被灰色化。解决方案一如果希望创建顶级ABEL设计，则必须在“示意图”项目流程中执行此操作。请看（赛灵思解答4353...

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6年前发布11次阅读

13.1 EDK – 如何断开AXI缓存线？

描述 Base System Builder自动使用和连接缓存。如何断开AXI缓存线？解如果您不需要MicroBlaze中的缓存： 1.双击MicroBlaze实例。 2.在MicroBlaze配置向导中选择“高级”按钮。 3.选择“缓存”选项卡。 4.取消选中“启用指令高速缓存”和“启用数据高速缓存”...

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6年前发布12次阅读

在带有UniPHY的DDR2和DDR3 SDRAM控制器中，选择VHDL可提供Verilog HDL IP内核

如果在MegaWizard界面中选择VHDL并生成带有UniPHY IP内核的DDR2或DDR3 SDRAM控制器，则生成的内核采用Verilog HDL。解决/修复方法要生成VHDL IP内核，请执行以下步骤：在文本编辑器中打开< Quartus II目录 > \ ip \ altera \ uniphy \ lib \ common_d...

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6年前发布2次阅读

6.2i安装 – Linux终端窗口报告“无法创建目录….权限被拒绝”

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6年前发布12次阅读

在LATECIEC2M SDEDs中，使用连续k个字符，BC作为G8B10B模式下的训练模式。接收到的数据很好，但是LSI同步信号从未达到很高。我做错什么了？

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Lattice-莱迪斯

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6年前发布7次阅读

LogICORIP SPARTAN-6 FGPA三率串行数字接口（SDI）V1.0-为什么UG824图3.1显示连接到GTPXTXURCLK2和TXUSRCK2连接到GTPXTXURCLK的TXUSCRCK？

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6年前发布14次阅读

在设计使用多个锁相环（PLL）的Altera®器件时，Altera是否有任何电路板布局建议？

是。对使用多个PLL的Altera器件使用以下电路板布局建议： - 对所有PLL使用单个仿真平面或岛（与数字/ VCCINT平面隔离）。 - 在电路板上的电源入口点附近放置一个铁氧体磁珠和10 uF电容。 - 每个VCC_CKLK-GND_CKLK引脚对使用一组电容（0.1 uF-，0.01 uF-，2.2 ...

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6年前发布2次阅读

LogiCORE SPI-4.2（POS-PHY L4）v8.1 – SPI-4.2内核的发行说明和已知问题（8.2i_IP1）

问题描述本发行说明适用于8.2i IP Update 1中发布的SPI-4.2（POS-PHY L4）v8.1内核;它包含以下信息： - 新功能 - Bug修复 - 已知的问题有关安装说明和设计工具的要求，请参阅（Xilinx答复23479）解决/修复方法 v8.1中的新功能支持ISE 8.2i 支持Virtex-5（-1...

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6年前发布6次阅读

3.1i TrCE，时序分析器-跟踪报告多路复用时钟路径的最小偏移量

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6年前发布9次阅读

在尝试生成SOPC Builder系统时，为什么会出现“错误：无法刷新PTF文件”？

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6年前发布1次阅读

10.1 TRCE，时序分析器 – Spartan-3E中的Tbxcy值被过度报告

问题描述为什么我在转向10.1 SP3时会看到Tbxcy的变化？ Tbxcy是从BX到COUT的任何路径。除了从BX到COUT有几条不同的路径可以导致报告Tbxcy的几个不同值之外，定时工具在Service Pack 3 for 10.1中处理这些计算的方式也有一些变化。解决/修复方法在Service Pac...

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6年前发布1次阅读

2.1i，M1.5，M1.4映射，LogiBux-MAP：误差：x4kMa：179符号“实例”不能装入IOB中

描述关键词：X4KMA，LogiBLOX，IOB紧迫性：标准一般描述：MAP返回包含LogiBuxx组件的设计的以下错误：“错误：X4KMA：179 - BIIUBUFY8符号“L24”不能装入IOB。您可能试图将更多的资源放入IOB中，而不是它可以支持的。请参阅Xilinx可Program逻辑数据手册，了...

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6年前发布11次阅读

XST的设计助手 – 推理涉及专用Block RAM

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6年前发布10次阅读

SerialLite III Streaming MegaCore功能用户指南省略两个信号

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6年前发布41次阅读

PLB千兆以太网MAC v1.00b – EDK 6.1i SP2发行说明

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6年前发布16次阅读

当我用Lattice ECP3器件进行系统调试时，我如何生成一个比特流文件来执行均衡系列回环，而不需要修改我的核心设计或从IPExcel中重新生成SerDES/PCS模块？

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Lattice-莱迪斯

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6年前发布12次阅读

LDPC编译码器V2.0——C模型偏移最小和实现中的间歇误差

描述在C模型中存在一个错误，其中偏移最小值和算法的偏移值可以被错误地归零。该错误是间歇性的，并且最有可能发生在由C模型处理的第一个CODBULD上。解决方案这是ViVADO 2018.1中LDPC编码器/解码器V2.0中的一个已知问题，它将被固定在2018.2版本和以后版本中...

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6年前发布15次阅读

在Arria V GZ和Stratix V器件中实现OBSAI协议时，确定性延迟PHY在什么条件下可能无法实现rx_syncstatus？

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6年前发布2次阅读

8.2i TCL – “Project set family Virtex4”命令导致ERROR：TclTaskC

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6年前发布2次阅读

3.1i，ViTEX-E速度文件-VelTeX-E速度文件更新在Service PACK 8中

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等级-LV1-ChipDebug

6年前发布7次阅读

为什么Altera在Excalibur ARM解决方案包中提供的ATI Nucleus RTOS演示在一小时后超时？

Excalibur ARM解决方案包中包含的ATI Nucleus RTOS演示将在EPXA10开发板运行一小时后停止工作。这些工具将在15天后停止工作。请联系ATI（Accelerated Technology Incorporation）获取更多帮助。

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