SOC FPGA论坛首页-ChipDebug-第983页

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1年前更新11次阅读

SystemVerilog-时序逻辑建模（4）同步和异步复位

Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...

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FPGA常见问题

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6年前发布1次阅读

M1.5：由约束编辑器创建的空时间组的映射错误。（错误：混音时间组）

描述MAP导致以下错误：错误：BASTE时间组FFS（dqMyReg & lt；0 & gt；/qt``dqMyReg & lt；1 & gt/qt）“dqMyReg & lt；2 & gt；/qt`dqMyReg & lt；3 & gt；/qt'）是空的。塞内夫西西尔斯乌塞尔西格斯洛并重新运行NGDBuild，...

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6年前发布11次阅读

Xilinx PlanAhead工具解决方案中心 – 热门问题

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6年前发布14次阅读

错误：xcvr：set_port_property为端口unused_tx_parallel_data设置非法FRAGMENT_LIST

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6年前发布14次阅读

Virtex-II Pro PowerPC – 如何从TIEISOCMDCRADDR和TIEDSOCMDCRADDR端口计算OCM-DCR寄存器的基址？

问题描述关键字：PowerPC，EDK，OCM，ppc405_v1.00a，ppc405_v2.00b，ppc405_v2.00a 一般问题描述：对于Virtex-II Pro PowerPC，如何从TIEISOCMDCRADDR和TIEDSOCMDCRADDR端口计算OCM-DCR寄存器的基址？解决/修复方法 Virtex-II Pro PowerPC架构有两种类型的...

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6年前发布13次阅读

在ALDEC活动HDL中，我如何保存和重新加载我对波形进行的格式更改？

ALDEC活动HDL可以通过命令行运行，使用在宏文件（.DO）中保存的脚本编译和模拟您的设计。波形编辑器的格式更改也可以通过以下步骤保存到宏文件：在波形编辑器视图中，单击文件＝& gt；导出＝& gt；波形。在“保存为类型”的下拉菜单中选择“宏（*.Do...

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6年前发布8次阅读

HDMI接收器子系统V2.0 -为什么我看到HDCP 1.4认证的问题时，解缆/插入电缆从一些来源？

描述为什么我看到一些HDCP 1.4认证的问题时，在一些来源的电缆解封/堵塞？解决方案这是在HDMI接收器子系统V2.0（Rev）中解决的已知问题。2）在VIVADO 2016.3和以后。在VIVADO 2016.3和以后添加的HDCP自动协议切换解决了这一问题，并改进了HDCP事务的过度处理...

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6年前发布14次阅读

MAX II用户闪存（UFM）模块DRCLK和ARCLK输入端口的占空比容差是多少？

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6年前发布1次阅读

8.1用于DSP的系统生成器 – 我可以将ChipScope与以太网硬件环路（HITL）协同仿真一起使用吗？

问题描述我可以将ChipScope与以太网硬件环路（HITL）协同仿真一起使用吗？解决/修复方法环路协同仿真中的以太网硬件不使用BSCAN组件，因此可以将ChipScope与环路协同仿真中的以太网硬件结合使用。

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6年前发布5次阅读

4.1i FPGA编辑器-路由器在两个点之间自动漫游时挂起

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6年前发布2次阅读

如果已经编程，MAX®7000器件的上电和运行速度有多快？

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6年前发布3次阅读

10.1 ISE – 使用无效的组件实例化保存顶级源文件时，Project Navigator意外关闭

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1年前发布32次阅读

已解决【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？

【闲聊】这论坛活跃度不怎么高啊？不是说最热门的FPGA论坛吗？-ChipDebug

FPGA新闻资讯

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6年前发布3次阅读

FPGA /设计编译器：由DC2NCF创建的TNM属性在NGDBug中引起警告

描述关键词：BAST: 158，DC2NCF，TNM，TNMYNET，创建时钟紧迫性：标准描述：使用My1.5 DC2NCF与SyoPySe，以下NCF NOTACT是创建一个创建时钟命令：TimExcel TS时钟=周期：“时钟”：50：高：25；NET“时钟”TNM＝“时钟”；这将导致NGDBug的M1.5版本中的以下警...

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6年前发布8次阅读

Virtex-6 FPGA设计助手 – 在Virtex-6 FPGA中设计Block RAM和FIFO结构

描述本答复记录提供了有关如何在Virtex-6 FPGA架构中使用Block RAM和FIFO块的信息。注意：本答复记录是Xilinx Virtex-6 FPGA解决方案中心（Xilinx答复34963）的一部分.Xilinx Virtex-6 FPGA解决方案中心可用于解决与Virtex-6相关的所有问题。您是否正在开始...

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6年前发布7次阅读

警告：PLL上的OUTCLK端口未正确连接。必须连接PLL上的输出时钟端口。信息：必须连接

在Arria®V器件的LVDS模式下编译三速以太网（TSE）IP时，在分析和综合期间将收到以下警告消息：警告：PLL上的OUTCLK端口未在<instance>上正确连接。必须连接PLL上的输出时钟端口。信息：必须连接解决/修复方法发出此警告的原因是ALTLVDS_RX产生慢速...

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6年前发布5次阅读

3.1 System Generator for DSP – 为什么Resource Estimator报告Spartan-3器件的内存大小错误？

问题描述关键词：SysGen，3.1i，MATLAB，Simulink，BRAM，Spartan-3 解决/修复方法 http://www.xilinx.com/products/software/sysgen/sg_intro.htm

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6年前发布26次阅读

使用Deployment Tool生成数据和算法文件时，为什么我的FPGA无法从Slave SPI Embedded正确配置？

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Lattice-莱迪斯

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6年前发布9次阅读

JESD204 – 设计助理

描述JESD204设计助手概述了JESD204相关的调试信息和步骤，以帮助您解决JESD204相关问题。JESD204设计助手将指导您完成JESD204的推荐设计流程，同时调试常见的数据错误或同步丢失等问题。注意：此答复记录是Xilinx JESD204解决方案中心的一部分（Xilinx答复673...

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6年前发布14次阅读

UniPHY LPDDR2 IP地址和命令引脚排列有什么问题吗？

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6年前发布1次阅读

8.1i CPLDFit – 使用“保留未使用的I / O”选项不会使占位符I / O从设计中删除

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6年前发布2次阅读

4.1i ViTEX-E MAP MAP不将RLOCK起源转换为单光子RPM的PCF LOC约束

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6年前发布1次阅读

为什么我会收到以下不支持的功能错误： “不支持非本地静态属性名称” ？

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6年前发布1次阅读

10.1 EDK SP2，xps_can_v1_00_a – 数据表显示Virtex-4器件中的“支持”。但是，它不会在“mpd”中列为支持

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1年前更新36次阅读

Vivado、Modelsim、Matlab软件下载

vivado、modelsim、matlab等开发软件。为方便大家下载，现将百度网盘连接附录如下：Vivado2018.3:链接：https://pan.baidu.com/s/1R1U43H95sCoOGkZwvChYowMatlab R2022b( Win-64):链接：https://pan.baidu.com/s/1z9qfPpmpDcf3yDnyyqwn-AModelsim10.6d-se:链...

FPGA CPLD资料源码分享

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6年前发布14次阅读

FPGA配置-是否有可能停止CCRK在配置？

描述一般描述：XC3000器件对CCK的极性敏感，如果停止的话。ViTeX器件也是这样吗？解决方案不，XC4000、Spartan/-II/-IIE/- 3和VyTEX/-E/-II／-II PRO器件不具有相同的灵敏度或限制。在配置过程中，您可以在任何时刻启动和停止CCK。

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6年前发布11次阅读

12.1 EDK – 如何在系统装配视图中查看特定IP的所有端口？

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APEX 20K可编程逻辑器件数据手册中的参数tPCISU，tPCIH和tPCICO是指什么？

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6年前发布51次阅读

ChipScope Pro – 我可以有两个不同版本的ChipScope Pro并在两者之间切换吗？

问题描述我可以有两个不同版本的ChipScope Pro并在两者之间切换吗？解决/修复方法首先，确保％Xilinx％环境变量指向您要使用的相同版本的ChipScope Pro。例如，如果你想使用ChipScope Pro 6.3i，你会指向ISE 6.3i。 ChipScope独立：如果ChipScope Pro版本与...

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6年前发布25次阅读

如何创建分层原理图设计？

具有多个级别的设计称为分层。单层设计被称为平面设计。将电路的一部分转换为块使得平面设计分层。这通常被称为“分层”设计。
例如，您可以创建描述集成电路的顶级原理图。在原理图中，您可以放置一个块符号（块符号表示功能块），它提供芯片的特定功能...

Lattice-莱迪斯

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