SOC FPGA论坛首页-ChipDebug-第1047页

SOC FPGA论坛首页-ChipDebug-第1047页

等级-LV2-ChipDebug

6年前发布1次阅读

5.1i核心生成器-异步FIFO V5.0：当使用VCI SIM时，在FIFO输出上出现未知输出

描述一般描述：当我尝试使用Verilog模型异步异步FIFO V5.0时，我遇到以下问题：-当时钟同步（同步）时，我不能在“DOUT”上读任何东西。-当使用NC SIM进行行为仿真时，FIFO的输出在读取FIFO之前是未定义的。解决方案如果您观察到上面的第一个问题，请在测试台...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

10.1 ISE安装 – 使用“setXenv.bat”的安装不允许更新

问题描述我正在使用ISE的网络安装并运行“setXenv.bat”来获取我的注册表和开始菜单设置。但是，我无法使用此配置接收更新。解决/修复方法 “setXenv.bat”的ISE 10.1版本未正确设置注册表中的所有密钥。有关修复Windows注册表的帮助，请联系Xilinx技术支持...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

7.1i EDK sp2 OPB_DDR_v2_00_b – 执行突发读取事务到新存储库时系统挂起

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布1次阅读

4.1i xST-xST在循环变量、信号和/或端口都具有相同名称时生成不正确的逻辑。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

9.2 AccelDSP综合工具 – 器件缺少项目选项

问题描述 Project Option Menu和SetProjectOption -device命令中缺少部分或全部与技术相关的器件。解决/修复方法 Xilinx环境变量不正确的分辨率如果在正确设置Xilinx环境变量之前首先调用AccelDSP，则器件/部件列表不完整。因此，“器件”项目选项的某些器...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

某些串行CORDIC MATLAB和RTL模型之间的不匹配II

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

7.1i EDK SP2 – opb_spi v1.00.c失败，导致OPB总线在访问内部寄存器时超时

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布1次阅读

7.1i EDK – “错误：Xst：759：C：/ <> / opb_custom_ip_0_wrapper.vhd”行<>：没有组件的默认绑定“

问题描述关键词：三态，MPD，默认解决/修复方法

评分

等级-LV2-ChipDebug

6年前发布1次阅读

4.1i ViReX-E-PAR -“FATALOLIGROUT:实用工具：BasgChanjPrime.C:1021.1.4…”出现在Windows 2000中

描述关键词：4.1I，ISE，PAR，FATALL误差，实用程序，BAS，CONJ，梯度，Win，2K，2000紧迫性：标准一般描述：当运行4.1i PAR时，报告以下错误：“FATALL错误：实用程序：BasgChanjPlask.C:1021.44-CG求解器：解决后的残差和残差在求解之前。进程将终止。若要...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

10.1 EDK – “错误：调试内存访问检查失败，无法从XMD访问DCR桥”

问题描述关键字：opb，dcr，xmd，偏移量，地址，MAP，调试，接口，部分，MicroBlaze 解决/修复方法

评分

等级-LV1-ChipDebug

6年前发布1次阅读

7.1i TMRTool – 未检测到的逻辑元件

问题描述一般问题描述： 6.3i TMRTool和Prior未正确检测以下原语： - FDCPE_1 - FDDRCPE - FDDRRSE - LDCPE_1 - MULT18X18S - MULT18X18SIO 因此，任何不包含这些存储元件的反馈路径都不会插入反馈选民，因此可能会陷入不安状态。解决/修复方法基元列表已更...

评分

等级-LV2-ChipDebug

6年前发布1次阅读

2.1i设计管理器- DM改写最后版本在Win 95/98和WS上不工作

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布1次阅读

EDK OPB_UARTLite – 具有边沿和电平灵敏度的UARTLITE中断。你如何服务这个中断？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

9.2i EDK，MPMC v3.00a，SDMA v1_00_a – 使用具有非字对齐缓冲区的多个缓冲区描述符发生损坏

问题描述将软DMA PIM与MPMC一起使用时，如果单个数据包分布在两个缓冲区中且最后一个缓冲区未与字边界对齐，则会发生数据损坏。我该如何解决这个问题？解决/修复方法这个问题可以通过对散布 - 聚集链中的所有缓冲区进行字对齐来确定，或者确保所有可能的数据...

评分

等级-LV2-ChipDebug

6年前发布1次阅读

CPLD CurrRundXPLA3- DooCurror器件有内部上拉或下拉电阻吗？

描述一般描述：CoolRunner器件有内部的上拉电阻或下拉电阻吗？解决方案冷却流道XPLA3XPLA3系列器件（XCR3000 0XL部件）的内部上拉电阻已被表征为约60K至150 K欧姆。它们可以仅在输入信号的设计中使用（没有双向或输出信号）。要访问它们，必须输入希望UPS文件...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

8.2i iMPACT – 使用Platform USB线编程/验证18V00 PROM失败

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

为什么我会收到内部错误：“子系统：FTM，文件：ftm_carry_util.cpp，行：1284”。在Quartus®软件版本2000.05中编译图形设计文件（.gdf）时？

如果您编译包含在MAX + PLUS®II软件的用户创建组件的默认符号的GDF你可能会得到这个错误。在成功编译设计文件之前，必须使用Quartus软件中的Update Symbol或Block命令（Tools菜单）更新所有这些符号。

评分

等级-LV1-ChipDebug

6年前发布1次阅读

11.1 CORE Generator – 所有许可的核心都无法生成，但未许可的核心会生成“fine：_wincg.exe”错误

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布1次阅读

12.1个时序约束——我如何指定一个内部分割/倍增时钟的CcLogiToOxOut/CordLytoToad Pad约束？

描述如何用内部分割/乘法时钟指定CcLogiToToOutOutlook约束？解决方案因为CcLogyToOxOUT或CcLogiToPad Pad约束必须相对于时钟PIN，所以必须约束该时钟并调整计时值。例如，假设您在内部使用一个“除以两个”时钟，并且希望有一个10 ns的时钟锁约束。您将约束...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

如何使用Altera安全文件传输系统（SFTA）上传和下载文件？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

6.3 EDK – PlatGen – Verilog`包括pcore中的编译指令不受支持

问题描述关键词：EDK，Verilog，Platgen，pcore，用户IP，路径解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp >

评分

等级-LV2-ChipDebug

6年前发布1次阅读

2.1i安装：Service PACK 2：错误：“复制C时出现的问题：TEMP\PST1~TMP\替换\bin \NT

描述关键词：安装，TEMP，Service PACK，2.1，实现，更新。紧迫性：标准问题描述：客户有10个GIG在他们安装的驱动器上。1GIG可在临时目录所在的另一个驱动器上使用。他们安装了SyoPSyS的FPGAExpress。他们试图安装21IySP2a实现了来自Web的PC.EXE，并得到以下...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

7.1 Floorplanner Virtex-4 – BUFR显示在错误的列中

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

7.1i XST – “错误：HDLC编译器：175 – 源文件<>不存在”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布1次阅读

4.2i DATA2BRAM——如何在ISE环境中使用DATA2BRAM？如何使用MEM文件更新BRAM内容？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布1次阅读

SP605 – 更改MGT_AVcc轨道上的电阻网络值

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布1次阅读

3.7 FPGA Express——使用独立版本会导致错误，但是源在另一个版本或ISE GUI中传递

描述关键词：FPGA，Express，独立，错误，Verilog紧迫性：标准一般描述：当我试图用FPGA Express的独立版本编译Verilog源代码时，它失败了，即使源是从ISE GUI或旧版本的FPGA Express编译的。解决方案此问题发生是因为默认选项在版本3.6和3.7之间不同，或者IS...

评分

等级-LV1-ChipDebug

6年前发布1次阅读

71.i NGDBuild / Constraints加速文件，Virtex-II Pro – 新的I / O标准

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布1次阅读

8.2i XST – “错误：NgdBuild：752 – 线xx in' .ucf'：在设计中找不到实例'inst_lut100'“ – 在ISE 8.1i中正确传递的设计可以看到错误

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布1次阅读

CPLD 7200：剩下7200个器件了吗？有兼容器件吗？

描述关键字：7200，可用，引脚兼容紧迫性：标准一般描述：有7200种器件可用吗？PIN兼容性如何？新器件？解决方案7200系列是Xilinx设计的第一个CPLD之一。没有还有7200个器件可用。此外，引脚没有直接引脚。可更换零件。9500个器件系列与Xilinx相近。然而，720...

评分

上一页 1…1045 104610471048 1049…1056 下一页跳转